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参数资料
| 型号： | IDT70T651S8BC |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 12/27页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 9MBIT 8NS 256BGA |
| 标准包装： | 6 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 9M（256K x 36） |
| 速度： | 8ns |
| 接口： | 并联 |
| 电源电压： | 2.4 V ~ 2.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 256-LBGA |
| 供应商设备封装： | 256-CABGA（17x17） |
| 包装： | 托盘 |
| 其它名称： | 70T651S8BC |
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IDT70T651/9S
High-Speed 2.5V 256/128K x 36 Asynchronous Dual-Port Static RAM
Waveform of Read Cycles (5)
t RC
ADDR
Industrial and Commercial Temperature Ranges
CE
(6)
(4)
t AA
(4)
t ACE
t AOE
(4)
OE
t ABE (4)
BE n
R/ W
t LZ /t LZOB
(1)
t OH
DATA OUT
VALID DATA
(4)
BUSY OUT
t HZ
(2)
.
t BDD
(3,4)
5632 drw 06
NOTES:
1. Timing depends on which signal is asserted last, OE , CE or BE n.
2. Timing depends on which signal is de-asserted first CE , OE or BE n.
3. t BDD delay is required only in cases where the opposite port is completing a write operation to the same address location. For simultaneous read operations BUSY
has no relation to valid output data.
4. Start of valid data depends on which timing becomes effective last t AOE , t ACE , t AA , t ABE or t BDD .
5. SEM = V IH .
6. CE = L occurs when CE 0 = V IL and CE 1 = V IH . CE = H when CE 0 = V IH and/or CE 1 = V IL .
Timing of Power-Up Power-Down
CE
I CC
t PU
t PD
I SB
50%
50%
5632 drw 07
.
12
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