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参数资料
| 型号： | IDT70T9169L7PF |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | DRAM |
| 英文描述： | HIGH-SPEED 2.5V 16/8K X 9 SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM |
| 中文描述： | 16K X 9 DUAL-PORT SRAM, 18 ns, PQFP100 |
| 封装： | TQFP-100 |
| 文件页数： | 10/16页 |
| 文件大小： | 199K |
| 代理商： | IDT70T9169L7PF |
6.42
IDT70T9169/59L
High-Speed 2.5V 16/8K x 9 Synchronous Pipelined Dual-Port Static RAM Industrial and Commercial Temperature Ranges
10
Preliminary
%-=-@&AA@A%&&*+
!9"
NOTES:
1. B1 Represents Bank #1; B2 Represents Bank #2. Each Bank consists of one IDT70T9169/59 for this waveform and are setup for depth expansion in this
example. ADDRESS
(B1)
= ADDRESS
(B2)
in this situation.
2.
OE
and
ADS
= V
IL
; CE
1(B1)
, CE
1(B2)
, R/
W
,
CNTEN
, and
CNTRST
= V
IH
.
3. Transition is measured 0mV fromLow or High-impedance voltage with the Output Test Load (Figure 2).
4.
CE
0
and
ADS
= V
IL
; CE
1
,
CNTEN
, and
CNTRST
= V
IH
.
5.
OE
= V
IL
for the Right Port, which is being read from
OE
= V
IH
for the Left Port, which is being written to.
6. If t
CCS
< maximumspecified, then data fromright port READ is not valid until the maximumspecified for t
CWDD
.
If t
CCS
> maximumspecified, then data fromright port READ is not valid until t
CCS
+ t
CD1
. t
CWDD
does not apply in this case.
7. All timng is the same for both Left and Right ports. Port "A" may be either Left or Right port. Port "B" is the opposite fromPort "A".
%-=1+*+
"
t
SC
t
HC
CE
0(B1)
ADDRESS
(B1)
A
0
A
1
A
2
A
3
A
4
A
5
t
SA
t
HA
CLK
5654 drw 09
Q
0
Q
1
Q
3
DATA
OUT(B1)
t
CH2
t
CL2
t
CYC2
(3)
ADDRESS
(B2)
A
0
A
1
A
2
A
3
A
4
A
5
t
SA
t
HA
CE
0(B2)
DATA
OUT(B2)
Q
2
Q
4
t
CD2
t
CD2
t
CKHZ
t
CD2
t
CKLZ
t
DC
t
CKHZ
t
CD2
t
CKLZ
(3)
(3)
t
SC
t
HC
(3)
t
CKHZ
(3)
t
CKLZ
(3)
t
CD2
A
6
A
6
t
DC
t
SC
t
HC
t
SC
t
HC
DATA
IN "A"
CLK
"B"
R/
W
"B"
ADDRESS
"A"
R/
W
"A"
CLK
"A"
ADDRESS
"B"
NO
MATCH
MATCH
NO
MATCH
MATCH
VALID
t
CWDD
t
CD1
t
DC
DATA
OUT "B"
5654 drw 10
VALID
VALID
t
SW
t
HW
t
SA
t
HA
t
SD
t
HD
t
HW
t
HA
t
CD1
t
CCS
t
DC
t
SA
t
SW
(6)
(6)
相关PDF资料 |
PDF描述 |
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