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参数资料
| 型号： | IDT70T9169L9BF |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | DRAM |
| 英文描述： | HIGH-SPEED 2.5V 16/8K X 9 SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM |
| 中文描述： | 16K X 9 DUAL-PORT SRAM, 20 ns, PBGA100 |
| 封装： | FPBGA-100 |
| 文件页数： | 9/16页 |
| 文件大小： | 199K |
| 代理商： | IDT70T9169L9BF |
6.42
IDT70T9169/59L
High-Speed 2.5V 16/8K x 9 Synchronous Pipelined Dual-Port Static RAM Industrial and Commercial Temperature Ranges
9
Preliminary
%-=*+2@A%&&0
FT
,(.
BCB
73
(
"
D"
%-=*+2+0
FT
,(.
BCB
73
(;
"
D"
NOTES:
1. Transition is measured 0mV fromLow or High-impedance voltage with the Output Test Load (Figure 2).
2.
OE
is asynchronously controlled; all other inputs are synchronous to the rising clock edge.
3.
ADS
= V
IL
,
CNTEN
and
CNTRST
= V
IH
.
4. The output is disabled (High-Impedance state) by
CE
0
= V
IH
or CE
1
= V
IL
following the next rising edge of the clock. Refer to Truth Table 1.
5. Addresses do not have to be accessed sequentially since
ADS
= V
IL
constantly loads the address on the rising edge of the CLK; numbers
are for reference use only.
6. "X" here denotes Left or Right port. The diagramis with respect to that port.
An
An + 1
An + 2
An + 3
R/
W
ADDRESS
DATA
OUT
OE
t
CD1
t
CKLZ
Qn
Qn + 1
Qn + 2
t
OHZ
t
OLZ
t
OE
t
CKHZ
5654 drw07
(1)
(1)
(1)
(1)
(2)
t
SW
t
HW
t
SA
t
HA
t
DC
t
DC
(5)
t
CYC1
t
CH1
t
CL1
CE
0
CLK
t
SC
t
HC
CE
1
t
SC
t
HC
An
An + 1
An + 2
An + 3
R/
W
ADDRESS
DATA
OUT
OE
t
CD2
t
CKLZ
Qn
Qn + 1
Qn + 2
t
OHZ
t
OLZ
t
OE
5654 drw 08
(1)
(1)
(1)
(2)
t
SW
t
SA
t
HW
t
HA
t
DC
(5)
(1 Latency)
(6)
t
CYC2
t
CH2
t
CL2
CE
0
CLK
CE
1
(4)
t
SC
t
HC
t
SC
t
HC
相关PDF资料 |
PDF描述 |
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