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参数资料
| 型号： | IDT70V06S15J |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 9/23页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 128KBIT 15NS 68PLCC |
| 标准包装： | 18 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 128K (16K x 8) |
| 速度： | 15ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 68-LCC（J 形引线） |
| 供应商设备封装： | 68-PLCC（24x24） |
| 包装： | 管件 |
| 其它名称： | 70V06S15J |
IDT70V06S/L
High-Speed 3.3V 16K x 8 Dual-Port Static RAM
Waveform of Read Cycles (5)
ADDR
t RC
Industrial and Commercial Temperature Ranges
t AA
CE
(4)
(4)
t ACE
OE
R/ W
t AOE
(4)
DATA OUT
t LZ
(1)
(4)
VALID DATA
t OH
t HZ (2)
BUSY OUT
t BDD (3,4)
2942 drw 07
NOTES:
1. Timing depends on which signal is asserted las OE or CE .
2. Timing depends on which signal is de-asserted first CE or OE .
3. t BDD delay is required only in cases where the opposite port is completing a write operation to the same address location. For simultaneous read operations BUSY has no
relation to valid output data.
4. Start of valid data depends on which timing becomes effective last t AOE , t ACE , t AA or t BDD .
5. SEM = V IH .
9
6.42
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