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参数资料
| 型号： | IDT70V06S55J |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 15/23页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 128KBIT 55NS 68PLCC |
| 标准包装： | 18 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 128K (16K x 8) |
| 速度： | 55ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 68-LCC（J 形引线） |
| 供应商设备封装： | 68-PLCC（24x24） |
| 包装： | 管件 |
| 其它名称： | 70V06S55J |
IDT70V06S/L
High-Speed 3.3V 16K x 8 Dual-Port Static RAM
Timing Waveform of Write with BUSY
t WP
R/ W "A"
t WB (3)
BUSY "B"
Industrial and Commercial Temperature Ranges
t WH (1)
R/ W "B"
(2)
,
2942 drw 13
NOTES:
1. t WH must be met for both BUSY input (slave) output master.
2. BUSY is asserted on Port “B” Blocking R/ W “B” , until BUSY “B” goes HIGH.
3. t WB is only for the slave version.
Waveform of BUSY Arbitration Controlled by CE Timing (1) (M/ S = V IH )
ADDR "A"
and "B"
CE "A"
CE "B"
t APS
(2)
ADDRESSES MATCH
t BAC
t BDC
BUSY "B"
2942 drw 14
Waveform of BUSY Arbitration Cycle Controlled by Address Match
Timing (1) (M/ S = V IH )
ADDR "A"
ADDR "B"
t APS
(2)
ADDRESS "N"
MATCHING ADDRESS "N"
t BAA
t BDA
BUSY "B"
2942 drw 15
NOTES:
1. All timing is the same for left and right ports. Port “A” may be either the left or right port. Port “B” is the port opposite from “A”.
2. If t APS is not satisfied, the BUSY signal will be asserted on one side or another but there is no guarantee on which side BUSY will be asserted.
15
6.42
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PDF描述 |
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参数描述 |
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