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参数资料
| 型号： | IDT70V08L20PFI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 8/20页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 512KBIT 20NS 100TQFP |
| 标准包装： | 45 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 512K (64K x 8) |
| 速度： | 20ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 托盘 |
| 其它名称： | 70V08L20PFI 800-2303 IDT70V08L20PFI-ND |
IDT70V08S/L
High-Speed 3.3.V 64K x 8 Dual-Port Static RAM
Waveform of Read Cycles (5)
ADDR
t RC
Industrial and Commercial Temperature Ranges
t ACE
CE (6)
t AA
(4)
(4)
t AOE
(4)
OE
R/ W
VALID DATA
DATA OUT
BUSY OUT
t LZ
(1)
(3,4)
t BDD
(4)
t OH
(2)
t HZ
3740 drw 05
NOTES:
1. Timing depends on which signal is asserted last, OE or CE .
2. Timing depends on which signal is de-asserted first CE or OE .
3. t BDD delay is required only in cases where the opposite port is completing a write operation to the same address location. For simultaneous read operations BUSY has no
relation to valid output data.
4. Start of valid data depends on which timing becomes effective last t AOE , t ACE , t AA or t BDD .
5. SEM = V IH .
6. Refer to Chip Enable Truth Table.
Timing of Power-Up Power-Down
CE
I CC
t PU
50%
t PD
50%
I SB
8
3740 drw 06
,
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