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参数资料
| 型号： | IDT70V24L15PF8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 10/25页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 64KBIT 15NS 100TQFP |
| 标准包装： | 750 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 64K（4K x 16） |
| 速度： | 15ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 带卷 (TR) |
| 其它名称： | 70V24L15PF8 |
IDT70V35/34S/L (IDT70V25/24S/L)
High-Speed 3.3V 8/4K x 18 (8/4K x 16) Dual-Port Static RAM
Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the Operating
Temperature and Supply Voltage Range for 70V35/34 (4)
70V35/34X15
Com'l Only
70V35/34X20
Com'l
& Ind
70V35/34X25
Com'l Only
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
READ CYCLE
t RC
t AA
Read Cycle Time
Address Access Time
15
____
____
15
20
____
____
20
25
____
____
25
ns
ns
t ACE
Chip Enable Access Time
(3)
____
15
____
20
____
25
ns
t ABE
t AOE
t OH
Byte Enable Access Time (3)
Output Enable Access Time (3)
Output Hold from Address Change
____
____
3
15
10
____
____
____
3
20
12
____
____
____
3
25
13
____
ns
ns
ns
t LZ
Output Low-Z Time
(1,2)
3
____
3
____
3
____
ns
t HZ
Output High-Z Time (1,2)
____
10
____
12
____
15
ns
t PU
Chip Enable to Power Up Time
(1,2)
0
____
0
____
0
____
ns
t PD
t SOP
t SAA
Chip Disable to Power Down Time (1,2)
Semaphore Flag Update Pulse ( OE or SEM )
Semaphore Address Access (3)
____
10
____
15
____
15
____
10
____
20
____
20
____
10
____
25
____
25
ns
ns
ns
5624 tbl 11
NOTES:
1. Transition is measured 0mV from Low or High-impedance voltage with Output Test Load (Figure 2).
2. This parameter is guaranteed by device characterization, but is not production tested.
3. To access RAM, CE = V IL , UB or LB = V IL , and SEM = V IH . To access semaphore, CE = V IH or UB & LB = V IH , and SEM = V IL .
4. 'X' in part number indicates power rating (S or L).
Waveform of Read Cycles (5)
t RC
ADDR
t ACE
CE
t AA
(4)
(4)
OE
t AOE
(4)
UB , LB
R/ W
t ABE
(4)
DATA OUT
BUSY OUT
t LZ
(1)
(4)
VALID DATA
t OH
(2)
t HZ
NOTES:
t BDD
(3,4)
5624 drw 08
1. Timing depends on which signal is asserted last, OE , CE , LB , or UB .
2. Timing depends on which signal is de-asserted first, CE , OE , LB , or UB .
3. t BDD delay is required only in case where opposite port is completing a write operation to the same address location for simultaneous read operations BUSY
has no relation to valid output data.
4. Start of valid data depends on which timing becomes effective last t ABE , t AOE , t ACE , t AA or t BDD .
5. SEM = V IH .
10
6.42
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