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参数资料
| 型号： | IDT70V24S25G |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 18/25页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 64KBIT 25NS 84PGA |
| 标准包装： | 3 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 64K（4K x 16） |
| 速度： | 25ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 84-BPGA |
| 供应商设备封装： | 84-PGA（27.94x27.94） |
| 包装： | 托盘 |
| 其它名称： | 70V24S25G |
IDT70V35/34S/L (IDT70V25/24S/L)
High-Speed 3.3V 8/4K x 18 (8/4K x 16) Dual-Port Static RAM
Timing Waveform of Write with BUSY
t WP
R/ W "A"
Industrial and Commercial Temperature Ranges
t WB
(3)
BUSY "B"
R/ W "B"
(2)
t WH
(1)
5624 drw 14
,
NOTES:
1. t WH must be met for both master BUSY input (slave) and output (master).
2. BUSY is asserted on port "B" blocking R/ W "B" , until BUSY "B" goes HIGH.
3. t WB is only for the slave version.
Waveform of BUSY Arbitration Controlled by CE Timing (1) (M/ S = V IH )
ADDR "A"
and "B"
CE "A"
CE "B"
t APS (2)
t BAC
ADDRESSES MATCH
t BDC
BUSY "B"
5624 drw 15
Waveform of BUSY Arbitration Cycle Controlled by Address Match
Timing (1) (M/ S = V IH )
ADDR "A"
ADDR "B"
t APS
(2)
ADDRESS "N"
MATCHING ADDRESS "N"
t BAA
t BDA
BUSY "B"
5624 drw 16
NOTES:
1. All timing is the same for left and right ports. Port “A” may be either the left or right port. Port “B” is the port opposite from “A”.
2. If t APS is not satisfied, the BUSY signal will be asserted on one side or another but there is no guarantee on which side BUSY will be asserted.
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6.42
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