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参数资料
| 型号： | IDT70V24S25J8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 17/25页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 64KBIT 25NS 84PLCC |
| 标准包装： | 200 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 64K（4K x 16） |
| 速度： | 25ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 84-LCC（J 形引线） |
| 供应商设备封装： | 84-PLCC（29.21x29.21） |
| 包装： | 带卷 (TR) |
| 其它名称： | 70V24S25J8 |
IDT70V35/34S/L (IDT70V25/24S/L)
High-Speed 3.3V 8/4K x 18 (8/4K x 16) Dual-Port Static RAM
Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the Operating
Temperature and Supply Voltage Range for 70V25/24 (6)
70V25/24X15
Com'l Ony
70V25/24X20
Com'l
& Ind
70V25/24X25
Com'l
& Ind
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
BUSY TIMING (M/ S = V IH )
t BAA
t BDA
t BAC
t BDC
BUSY Access Time from Address Match
BUSY Disable Time from Address Not Matched
BUSY Access Time from Chip Enable LOW
BUSY Disable Time from Chip Enable HIGH
____
____
____
____
15
15
15
15
____
____
____
____
20
20
20
17
____
____
____
____
20
20
20
17
ns
ns
ns
ns
t APS
Arbitration Priority Set-up Time
(2)
5
____
5
____
5
____
ns
t BDD
BUSY Disable to Valid Data
(3)
____
18
____
30
____
30
ns
t WH
Write Hold After BUSY
(5)
12
____
15
____
17
____
ns
BUSY TIMING (M/ S = V IL )
t WB
BUSY Input to Write (4)
0
____
0
____
0
____
ns
t WH
Write Hold After BUSY
(5)
12
____
15
____
17
____
ns
PORT-TO-PORT DELAY TIMING
t WDD
Write Pulse to Data Delay (1)
____
30
____
45
____
50
ns
t DDD
Write Data Valid to Read Data Delay
(1)
____
25
____
35
____
35
ns
5624 tbl 13a
70V25/24X35
Com'l Only
70V25/24X55
Com'l Only
Symbol
Parameter
Min.
Max.
Min.
Max.
Unit
BUSY TIMING (M/ S = V IH )
t BAA
t BDA
t BAC
t BDC
t APS
t BDD
BUSY Access Time from Address Match
BUSY Disable Time from Address Not Matched
BUSY Access Time from Chip Enable LOW
BUSY Disable Time from Chip Enable HIGH
Arbitration Priority Set-up Time (2)
BUSY Disable to Valid Data (3)
____
____
____
____
5
____
20
20
20
20
____
35
____
____
____
____
5
____
45
40
40
35
____
40
ns
ns
ns
ns
ns
ns
t WH
Write Hold After BUSY
(5)
25
____
25
____
ns
BUSY TIMING (M/ S = V IL )
t WB
BUSY Input to Write (4)
0
____
0
____
ns
t WH
Write Hold After BUSY
(5)
25
____
25
____
ns
PORT-TO-PORT DELAY TIMING
t WDD
Write Pulse to Data Delay (1)
____
60
____
80
ns
t DDD
Write Data Valid to Read Data Delay
(1)
____
45
____
65
ns
5624 tbl 13b
NOTES:
1. Port-to-port delay through SRAM cells from writing port to reading port, refer to "TIMING WAVEFORM OF WRITE PORT-TO-PORT READ AND
BUSY (M/ S = V IH )".
2. To ensure that the earlier of the two ports wins.
3. t BDD is a calculated parameter and is the greater of 0, t WDD – t WP (actual) or t DDD – t DW (actual).
4. To ensure that the write cycle is inhibited during contention.
5. To ensure that a write cycle is completed after contention.
6. 'X' in part number indicates power rating (S or L).
17
6.42
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