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参数资料
| 型号： | IDT70V3319S166BC8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 6/23页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 4MBIT 166MHZ 256BGA |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，同步 |
| 存储容量： | 4.5M（256K x 18） |
| 速度： | 166MHz |
| 接口： | 并联 |
| 电源电压： | 3.15 V ~ 3.45 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 256-LBGA |
| 供应商设备封装： | 256-CABGA（17x17） |
| 包装： | 带卷 (TR) |
| 其它名称： | 70V3319S166BC8 |
IDT70V3319/99S
High-Speed 3.3V 256/128K x 18 Dual-Port Synchronous Static RAM
Industrial and Commercial Temperature Ranges
Truth Table I—Read/Write and Enable Control (1,2,3)
Upper Byte
Lower Byte
OE
X
X
X
X
X
X
L
L
L
H
CLK
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
CE 0
H
X
L
L
L
L
L
L
L
L
CE 1
X
L
H
H
H
H
H
H
H
H
UB
X
X
H
H
L
L
H
L
L
L
LB
X
X
H
L
H
L
L
H
L
L
R/ W
X
X
X
L
L
L
H
H
H
X
I/O 9-17
High-Z
High-Z
High-Z
High-Z
D IN
D IN
High-Z
D OUT
D OUT
High-Z
I/O 0-8
High-Z
High-Z
High-Z
D IN
High-Z
D IN
D OUT
High-Z
D OUT
High-Z
MODE
Deselected –Power Down
Deselected –Power Down
Both Bytes Deselected
Write to Lower Byte Only
Write to Upper Byte Only
Write to Both Bytes
Read Lower Byte Only
Read Upper Byte Only
Read Both Bytes
Outputs Disabled
NOTES:
1. "H" = V IH, "L" = V IL, "X" = Don't Care.
2. ADS , CNTEN , REPEAT = X.
3. OE is an asynchronous input signal.
Truth Table II—Address Counter Control (1,2)
5623 tbl 02
Previous
Internal
L
External
Address
X
An
An
X
Internal
Address
X
X
Ap
Ap
Address
Used
An
An
Ap
Ap + 1
CLK
↑
↑
↑
↑
ADS
X
L (4)
H
H
CNTEN
X
X
H
(5)
REPEAT (6)
L (4)
H
H
H
I/O (3)
D I/O (0)
D I/O (n)
D I/O (p)
D I/O (p+1)
MODE
Counter Reset to last valid ADS load
External Address Used
External Address Blocked—Counter disabled (Ap reused)
Counter Enabled —Internal Address generation
NOTES:
5623 tbl 03
1. "H" = V IH, "L" = V IL, "X" = Don't Care.
2. Read and write operations are controlled by the appropriate setting of R/ W , CE 0 , CE 1 , UB , LB and OE .
3. Outputs configured in flow-through output mode: if outputs are in pipelined mode the date out will be delayed by one cycle.
4. ADS and REPEAT are independent of all other memory control signals including CE 0 , CE 1 and UB , LB .
5. The address counter advances if CNTEN = V IL on the rising edge of CLK, regardless of all other memory control signals including CE 0 , CE 1 , UB , LB .
6. When REPEAT is asserted, the counter will reset to the last valid address loaded via ADS . This value is not set at power-up: a known location should be loaded
via ADS during initialization if desired. Any subsequent ADS access during operations will update the REPEAT address location.
6.42
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