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参数资料
| 型号： | IDT70V34L15PF8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 16/25页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 72KBIT 15NS 100TQFP |
| 标准包装： | 750 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 72K（4K x 18） |
| 速度： | 15ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 带卷 (TR) |
| 其它名称： | 70V34L15PF8 |
IDT70V35/34S/L (IDT70V25/24S/L)
High-Speed 3.3V 8/4K x 18 (8/4K x 16) Dual-Port Static RAM
Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the Operating
Temperature and Supply Voltage Range for 70V35/34 (6)
70V35/34X15
Com'l Ony
70V35/34X20
Com'l
& Ind
70V35/34X25
Com'l Only
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
BUSY TIMING (M/ S = V IH )
t BAA
t BDA
t BAC
t BDC
BUSY Access Time from Address Match
BUSY Disable Time from Address Not Matched
BUSY Access Time from Chip Enable LOW
BUSY Dis able Time from Chip Enable HIGH
____
____
____
____
15
15
15
15
____
____
____
____
20
20
20
17
____
____
____
____
20
20
20
17
ns
ns
ns
ns
t APS
Arbitration Priority Set-up Time
(2)
5
____
5
____
5
____
ns
Write Hold After BUSY
t BDD
t WH
BUSY Disable to Valid Data
(5)
(3)
____
12
18
____
____
15
30
____
____
17
30
____
ns
ns
BUSY TIMING (M/ S = V IL )
t WB
t WH
BUSY Input to Write (4)
Write Hold After BUSY (5)
0
12
____
____
0
15
____
____
0
17
____
____
ns
ns
PORT-TO-PORT DELAY TIMING
t WDD
Write Pulse to Data Delay (1)
____
30
____
45
____
50
ns
t DDD
Write Data Valid to Read Data Delay
(1)
____
25
____
35
____
35
ns
NOTES:
5624 tbl 13
1. Port-to-port delay through SRAM cells from writing port to reading port, refer to "TIMING WAVEFORM OF WRITE PORT-TO-PORT READ AND
BUSY (M/ S = V IH )".
2. To ensure that the earlier of the two ports wins.
3. t BDD is a calculated parameter and is the greater of 0, t WDD – t WP (actual) or t DDD – t DW (actual).
4. To ensure that the write cycle is inhibited during contention.
5. To ensure that a write cycle is completed after contention.
6. 'X' in part number indicates power rating (S or L).
Timing Waveform of Write Port-to-Port Read and BUSY (2,4,5) (M/ S = V IH )
t WC
ADDR "A"
MATCH
t WP
R/ W "A"
DATA IN "A"
t DW
VALID
t DH
ADDR "B"
t APS
(1)
MATCH
BUSY "B"
DATA OUT "B"
t BAA
t WDD
t BDA
t BDD
VALID
NOTES:
1. To ensure that the earlier of the two ports wins. t APS is ignored for M/ S = V IL (slave).
t DDD
(3)
5624 drw 13
2. CE L = CE R = V IL.
3. OE = V IL for the reading port.
4. If M/ S = V IL (slave), BUSY is an input. Then for this example BUSY “A” = V IH and BUSY “B” input is shown above.
5. All timing is the same for both left and right ports. Port “A” may be either the left or right port. Port “B ” is the port opposite from port “A”.
16
6.42
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