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参数资料
| 型号： | IDT70V5388S100BG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 12/29页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 1.125MBIT 100MHZ 272-BGA |
| 标准包装： | 20 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 四端口，同步 |
| 存储容量： | 1.125M（64K x 18） |
| 速度： | 100MHz |
| 接口： | 并联 |
| 电源电压： | 3.15 V ~ 3.45 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 272-BBGA |
| 供应商设备封装： | 272-PBGA（27x27） |
| 包装： | 托盘 |
| 其它名称： | 70V5388S100BG |
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IDT70V5388/78
3.3V 64/32K x 18 Synchronous FourPort? Static RAM
Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the Operating Temperature Range
(Read and Write Cycle Timing) (V DD = 3.3V ± 150mV, T A = 0°C to +70°C)
70V5388/78S200
Com'l Only
70V5388/78S166
Com'l
& Ind
70V5388/78S133
Com'l
& Ind
70V5388/78S100
Com'l
& Ind
Symbol
f MAX 2
t CYC2
t CH2
t CL2
t SA
t HA
t SC
t HC
t SW
t HW
t SD
t HD
t SB
t HB
t SCLD
t HCLD
t SCINC
t HCINC
t SCRST
t HCRST
t SCRD
t HCRD
t SMLD
t HMLD
t SMRD
t HMRD
t OE
t OLZ (1,5)
t OHZ (1,5)
t CD2
t CA2
t CM2
t DC
Parameter
Maximum Frequency
Clock Cycle Time
Clock HIGH Time
Clock LOW Time
Address Setup Time
Address Hold Time
Chip Enable Setup Time
Chip Enable Hold Time
R/W Setup Time
R/W Hold Time
Input Data Setup Time
Input Data Hold Time
Byte Setup Time
Byte Hold Time
CNTLD Setup Time
CNTLD Hold Time
CNTINC Setup Time
CNTINC Hold Time
CNTRST Setup Time
CNTRST Hold Time
CNTRD Setup Time
CNTRD Hold Time
MKLD Setup Time
MKLD Hold Time
MKRD Setup Time
MKRD Hold Time
Output Enable to Data Valid
OE to LOW-Z
OE to HIGH-Z
Clock to Data Valid
Clock to Counter Address Readback Valid
Clock to Mask Register Readback Valid
Data Output Hold After Clock HIGH
Min.
____
5
2.0
2.0
1.5
0.5
1.5
0.5
1.5
0.5
1.5
0.5
1.5
0.5
1.5
0.5
1.5
0.5
1.5
0.5
1.5
0.5
1.5
0.5
1.5
0.5
____
1
1
____
____
____
1
Max.
200
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
4.0
____
3.4
3.0
3.4
3.4
____
Min.
____
6
2.1
2.1
1.7
0.5
1.7
0.5
1.7
0.5
1.7
0.5
1.7
0.5
1.7
0.5
1.7
0.5
1.7
0.5
1.7
0.5
1.7
0.5
1.7
0.5
____
1
1
____
____
____
1
Max.
166
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
4.0
____
3.6
3.2
3.6
3.6
____
Min.
____
7.5
2.6
2.6
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
____
1
1
____
____
____
1
Max.
133
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
4.2
____
4.2
3.4
4.2
4.2
____
Min.
____
10
4
4
2
0.7
2
0.7
2
0.7
2
0.7
2
0.7
2
0.7
2
0.7
2
0.7
2
0.7
2
0.7
2
0.7
____
1
1
____
____
____
1
Max.
100
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
5
____
4.5
3.6
5
5
____
Unit
MHz
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
t CKHZ
t CKLZ
(1,2,5)
(1,2,5)
Clock HIGH to Output HIGH-Z
Clock HIGH to Output LOW-Z
1
1
3
____
1
1
3
____
1
1
3
____
1
1
3
____
ns
ns
5649 tbl 13a
12
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