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参数资料
| 型号： | IDT70V5388S166BC8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 13/29页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 1.125MBIT 166MHZ 256BGA |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 四端口，同步 |
| 存储容量： | 1.125M（64K x 18） |
| 速度： | 166MHz |
| 接口： | 并联 |
| 电源电压： | 3.15 V ~ 3.45 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 256-LBGA |
| 供应商设备封装： | 256-CABGA（17x17） |
| 包装： | 带卷 (TR) |
| 其它名称： | 70V5388S166BC8 |
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IDT70V5388/78
3.3V 64/32K x 18 Synchronous FourPort? Static RAM
Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the Operating Temperature Range
(Read and Write Cycle Timing) (V DD = 3.3V ± 150mV, T A = 0°C to +70°C)
70V5388/78S200
Com'l Only
70V5388/78S166
Com'l
& Ind
70V5388/78S133
Com'l
& Ind
70V5388/78S100
Com'l
& Ind
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Unit
Interrupt Timing
t SINT
t RINT
t SCINT
t RCINT
Clock to INT Set Time
Clock to INT Reset Time
Clock to CNTINT Set Time
Clock to CNTINT Reset Time
____
____
____
____
5
5
5
5
____
____
____
____
6
6
6
6
____
____
____
____
7.5
7.5
7.5
7.5
____
____
____
____
10
10
10
10
ns
ns
ns
ns
Master Reset Timing
t RS
t RSR
t ROF
Master Reset Pulse Width
Master Reset Recovery Time
Master Reset to Output Flags Reset Time
7.5
7.5
____
____
____
6.5
7.5
7.5
____
____
____
6.5
7.5
7.5
____
____
____
6.5
10
10
____
____
____
8
ns
ns
ns
Port to Port Delays
t CCS (3)
Clock-to-Clock Setup Time
4.5
____
5
____
6.5
____
9
____
ns
JTAG Timing (4 )
f JTAG
t TCYC
t TH
t TL
t JS
t JH
t JCD
t JDC
f BIST
t BH
t BL
t JRST
t JRSR
Maximum JTAG TAP Controller Frequency
TCK Clock Cycle Time
TCK Clock High Time
TCK Clock Low Time
JTAG Setup
JTAG Hold
TCK Clock Low to TDO Valid (JTAG Data Output)
TCK Clock Low to TDO Invalid (JTAG Data Output Hold)
Maximum CLKMBIST Frequency
CLKMBIST High Time
CLKMBIST Low Time
JTAG Reset
JTAG Reset Recovery
____
100
40
40
20
20
____
0
____
2
2
50
50
10
____
____
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20
____
200
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____
____
100
40
40
20
20
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0
____
2.5
2.5
50
50
10
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____
____
____
20
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166
____
____
____
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100
40
40
20
20
____
0
____
3
3
50
50
10
____
____
____
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____
20
____
133
____
____
____
____
____
100
40
40
20
20
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0
____
4
4
50
50
10
____
____
____
____
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20
____
100
____
____
____
____
MHz
ns
ns
ns
ns
ns
ns
ns
MHz
ns
ns
ns
ns
5649 tbl 13b
NOTES:
1. Guaranteed by design (not production tested).
2. Valid for both data and address outputs.
3. This parameter defines the time necessary for one port to complete a write and have valid data available at that address for access from the other port(s).
Attempting to read data before t CCS has elapsed will result in the output of indeterminate data.
4. JTAG operations occur at one speed (10MHz). The base device may run at any speed specified in this datasheet.
5. Transition is measured 0mV from Low or High-impedance voltage with the Output Test Load (Figure 1).
13
6.42
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