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参数资料
| 型号： | IDT70V657S12BCI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 18/24页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 1.125MBIT 12NS 256BGA |
| 标准包装： | 6 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 1.125M（32K x 36） |
| 速度： | 12ns |
| 接口： | 并联 |
| 电源电压： | 3.15 V ~ 3.45 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 256-LBGA |
| 供应商设备封装： | 256-CABGA（17x17） |
| 包装： | 托盘 |
| 其它名称： | 70V657S12BCI |
IDT70V659/58/57S
High-Speed 3.3V 128/64/32K x 36 Asynchronous Dual-Port Static RAM
Waveform of Interrupt Timing (1)
t WC
Industrial and Commercial Temperature Ranges
ADDR "A"
CE "A"
R/ W "A"
INTERRUPT SET ADDRESS
t AS (3)
(3)
t INS
(2)
t WR (4)
INT "B"
4869 drw 16
t RC
ADDR "B"
t AS
INTERRUPT CLEAR ADDRESS
(3)
(2)
CE "B"
OE "B"
t INR (3)
INT "B"
4869 drw 17
NOTES:
1. All timing is the same for left and right ports. Port “A” may be either the left or right port. Port “B” is the port opposite from port “A”.
2. Refer to Interrupt Truth Table.
3. Timing depends on which enable signal ( CE or R/ W ) is asserted last.
4. Timing depends on which enable signal ( CE or R/ W ) is de-asserted first.
Truth Table III — Interrupt Flag (1,4)
Left Port
Right Port
R/ W L
CE L
OE L
A 16L -A 0L
(5,6)
INT L
R/ W R
CE R
OE R
A 16R -A 0R (5,6)
INT R
Function
H
L
H
L
X
X
X
L
X
X
L
X
X
X
L
1FFFF
X
X
1FFFE
X
X
(3)
(2)
X
X
L
X
X
L
L
X
X
L
X
X
X
1FFFF
1FFFE
X
L (2)
(3)
X
X
Set Right INT R Flag
Reset Right INT R Flag
Set Left INT L Flag
Reset Left INT L Flag
NOTES:
1. Assumes BUSY L = BUSY R =V IH .
2. If BUSY L = V IL , then no change.
3. If BUSY R = V IL , then no change.
4. INT L and INT R must be initialized at power-up.
5. A 16 x is a NC for IDT70V658, therefore Interrupt Addresses are FFFF and FFFE.
6. A 16 x and A 15 x are NC's for IDT70V657, therefore Interrupt Addresses are 7FFF and 7FFE.
18
4869 tbl 16
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