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参数资料
| 型号： | IDT70V9289L12PRF8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 11/19页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 1MBIT 12NS 128TQFP |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，同步 |
| 存储容量： | 1M (64K x 16) |
| 速度： | 12ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 128-LQFP |
| 供应商设备封装： | 128-TQFP（14x20） |
| 包装： | 带卷 (TR) |
| 其它名称： | 70V9289L12PRF8 |
IDT70V9389/289L
High-Speed 3.3V 64K x18/x16 Dual-Port Synchronous Pipelined Static RAM
Timing Waveform of Read Cycle for
Flow-Through Output ( FT /PIPE "X" = V IL ) (3,7)
t CYC1
Industrial & Commercial Temperature Ranges
CLK
CE 0
t CH1
t CL1
t SC
t HC
t SC
t HC
CE 1
t SB
t HB
UB , LB
R/ W
t SW t HW
t SA
t HA
t SB
t HB
ADDRESS
(5)
An
An + 1
An + 2
An + 3
t CD1
t DC
t CKHZ (1)
DATA OUT
Qn
Qn + 1
Qn + 2
t CKLZ
(1)
(1)
t OHZ
t OLZ (1)
t DC
OE
(2)
t OE
4856 drw 06
..
Timing Waveform of Read Cycle for Pipelined Operation
( FT /PIPE "X" = V IH ) (3,7)
t CYC2
CLK
CE 0
t CH2
t CL2
t SC
t HC
t SC
t HC
(4)
CE 1
UB , LB
R/ W
t SB
t SW
t SA
t HB
t HW
t HA
t SB
(6)
t HB
ADDRESS
(5)
An
An + 1
An + 2
An + 3
(1 Latency)
t CD2
t DC
t CKLZ
DATA OUT
OE
(2)
(1)
Qn
Qn + 1
t OHZ (1)
t OLZ (1)
Qn + 2 (6)
t OE
NOTES:
4856 drw 07
1. Transition is measured 0mV from Low or High-impedance voltage with the Output Test Load (Figure 2).
2. OE is asynchronously controlled; all other inputs are synchronous to the rising clock edge.
3. ADS = V IL and CNTRST = V IH .
4. The output is disabled (High-Impedance state) by CE 0 = V IH , CE 1 = V IL , UB = V IH , or LB = V IH following the next rising edge of the clock. Refer to Truth Table 1.
5. Addresses do not have to be accessed sequentially since ADS = V IL constantly loads the address on the rising edge of the CLK; numbers
are for reference use only.
6. If UB or LB was HIGH, then the Upper Byte and/or Lower Byte of DATA OUT for Qn + 2 would be disabled (High-Impedance state).
7. "X' here denotes Left or Right port. The diagram is with respect to that port.
11
6.42
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