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参数资料
| 型号： | IDT71321LA55J8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 7/17页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 16KBIT 55NS 52PLCC |
| 标准包装： | 400 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 16K (2K x 8) |
| 速度： | 55ns |
| 接口： | 并联 |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 52-LCC（J 形引线） |
| 供应商设备封装： | 52-PLCC（19x19） |
| 包装： | 带卷 (TR) |
| 其它名称： | 71321LA55J8 |
IDT71321SA/LA and IDT71421SA/LA
High Speed 2K x 8 Dual-Port Static RAM with Interrupts
Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the
Operating Temperature Supply Voltage Range (2)
71321X20
71421X20
Com'l Only
71321X25
71421X25
Com'l
& Ind
Symbol
Parameter
Min.
Max.
Min.
Max.
Unit
READ CYCLE
t RC
t AA
t ACE
t AOE
t OH
Read Cycle Time
Address Access Time
Chip Enable Access Time
Output Enable Access Time
Output Hold from Address Change
20
____
____
____
3
____
20
20
11
____
25
____
____
____
3
____
25
25
12
____
ns
ns
ns
ns
ns
t LZ
Output Low-Z Time
(1,3)
0
____
0
____
ns
t HZ
Output High-Z Time
(1,3)
____
10
____
10
ns
t PU
Chip Enable to Power Up Time
(3)
0
____
0
____
ns
t PD
Chip Disable to Power Down Time
(3)
____
20
____
25
ns
2691 tbl 08a
71321X35
71421X35
Com'l Only
71321X55
71421X55
Com'l
& Ind
Symbol
Parameter
Min.
Max.
Min.
Max.
Unit
READ CYCLE
t RC
t AA
t ACE
t AOE
t OH
t LZ
t HZ
Read Cycle Time
Address Access Time
Chip Enable Access Time
Output Enable Access Time
Output Hold from Address Change
Output Low-Z Time (1,3)
Output High-Z Time (1,3)
35
____
____
____
3
0
____
____
35
35
20
____
____
15
55
____
____
____
3
5
____
____
55
55
25
____
____
25
ns
ns
ns
ns
ns
ns
ns
t PU
Chip Enable to Power Up Time
(3)
0
____
0
____
ns
t PD
Chip Disable to Power Down Time
(3)
____
35
____
50
ns
2691 tbl 08b
NOTES:
1. Transition is measured 0mV from Low or High-impedance voltage Output Test Load (Figure 2).
2. 'X' in part numbers indicates power rating (SA or LA).
3. This parameter is guaranteed by device characterization, but is not production tested.
7
6.42
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