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参数资料
| 型号： | IDT71321LA55J |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 12/17页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 16KBIT 55NS 52PLCC |
| 标准包装： | 24 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 16K (2K x 8) |
| 速度： | 55ns |
| 接口： | 并联 |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 52-LCC（J 形引线） |
| 供应商设备封装： | 52-PLCC（19x19） |
| 包装： | 管件 |
| 其它名称： | 71321LA55J |
IDT71321SA/LA and IDT71421SA/LA
High Speed 2K x 8 Dual-Port Static RAM with Interrupts
Industrial and Commercial Temperature Ranges
Timing Waveform of Write with Port-to-Port Read and BUSY (2,3,4)
t WC
ADDR "A"
MATCH
t WP
R/ W "A"
t DW
t DH
DATA IN "A"
ADDR "B"
t APS (1)
VALID
MATCH
t BAA
t BDA
t BDD
BUSY "B"
t WDD
DATA OUT"B"
NOTES:
t DDD
VALID
2691 drw 10
1. To ensure that the earlier of the two ports wins. t APS is ignored for Slave (IDT71421).
2. CE L = CE R = V IL
3. OE = V IL for the reading port.
4. All timing is the same for the left and right ports. Port "A" may be either the left or right port. Port "B" is opposite from port "A".
Timing Waveform of Write with BUSY (4)
t WP
R/ W "A"
t WB (3)
BUSY "B"
t WH (1)
NOTES:
R/ W "B"
(2)
2691 drw 11
,
1. t WH must be met for both BUSY input (IDT71421, slave) or output (IDT71321, Master).
2. BUSY is asserted on port "B" blocking R/ W "B" , until BUSY "B" goes HIGH.
3. t WB is only for the slave version (IDT71421).
4. All timing is the same for the left and right ports. Port "A" may be either the left or right port. Port "B" is opposite from port "A".
12
6.42
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