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参数资料
| 型号： | IDT7133LA25JI8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 13/17页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 32KBIT 25NS 68PLCC |
| 标准包装： | 250 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 32K（2K x 16） |
| 速度： | 25ns |
| 接口： | 并联 |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 68-LCC（J 形引线） |
| 供应商设备封装： | 68-PLCC（24x24） |
| 包装： | 带卷 (TR) |
| 其它名称： | 7133LA25JI8 |
IDT7133SA/LA, IDT7143SA/LA
High-Speed 2K x 16 Dual-Port RAM
Military, Industrial and Commercial Temperature Ranges
Timing Waveform of BUSY Arbitration Controlled by CE Timing (1)
ADDR "A" AND "B"
CE "A"
CE "B"
BUSY "B"
t APS (2)
t BAC
ADDRESSES MATCH
t BDC
2746 drw 13
Timing Waveform of BUSY Arbitration Controlled by Addresses (1)
t RC OR
t WC
ADDR "A"
ADDRESSES MATCH
ADDRESSES DO NOT MATCH
t APS (2)
ADDR "B"
t BAA
t BDA
BUSY "B"
2746 drw 14
NOTES:
1. All timing is the same for left and right ports. Port " A " may be either the left or right port. Port " B " is the port opposite from port " A ".
2. If t APS is not satisfied, the BUSY will be asserted on one side or the other, but there is no guarantee on which side BUSY will be asserted
(IDT7133 only).
13
6.42
相关PDF资料 |
PDF描述 |
|---|---|
| IDT7133LA25JGI8 | IC SRAM 32KBIT 25NS 68PLCC |
| IDT71V65603S133BG | IC SRAM 9MBIT 133MHZ 119BGA |
| IDT71V67903S75BQG | IC SRAM 9MBIT 75NS 165FBGA |
| IDT71V67903S85BQ | IC SRAM 9MBIT 85NS 165FBGA |
| IDT71V67903S80BQ | IC SRAM 9MBIT 80NS 165FBGA |
相关代理商/技术参数 |
参数描述 |
|---|---|
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| IDT7133LA25PFGI8 | 功能描述:IC SRAM 32KBIT 25NS 100TQFP RoHS:是 类别:集成电路 (IC) >> 存储器 系列:- 标准包装:72 系列:- 格式 - 存储器:RAM 存储器类型:SRAM - 同步 存储容量:9M（256K x 36） 速度:75ns 接口:并联 电源电压:3.135 V ~ 3.465 V 工作温度:-40°C ~ 85°C 封装/外壳:100-LQFP 供应商设备封装:100-TQFP（14x14） 包装:托盘 其它名称:71V67703S75PFGI |
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