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参数资料
| 型号： | IDT71342LA25PFI8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 6/14页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 32KBIT 25NS 64TQFP |
| 标准包装： | 750 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 32K (4K x 8) |
| 速度： | 25ns |
| 接口： | 并联 |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-TQFP（14x14） |
| 包装： | 带卷 (TR) |
| 其它名称： | 71342LA25PFI8 |
IDT71342SA/LA
High-Speed 4K x 8 Dual-Port Static RAM with Semaphore
AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage (5)
Industrial and Commercial Temperature Ranges
71342X20
Com'l Only
71342X25
Com'l & Ind
71342X35
Com'l Only
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
READ CYCLE
t RC
t AA
t ACE
t AOE
t OH
Read Cycle Time
Address Access Time
Chip Enable Access Time (3)
Output Enable Access Time
Output Hold from Address Change
20
____
____
____
0
____
20
20
15
____
25
____
____
____
0
____
25
25
15
____
35
____
____
____
0
____
35
35
20
____
ns
ns
ns
ns
ns
t LZ
Output Low-Z Time
(1,2)
0
____
0
____
0
____
ns
t HZ
Output High-Z Time
(1,2)
____
15
____
15
____
20
ns
t PU
t PD
t SOP
Chip Enable to Power Up Time (2)
Chip Disable to Power Down Time (2)
SEM Flag Update Pulse ( OE or SEM )
0
____
10
____
50
____
0
____
10
____
50
____
0
____
15
____
50
____
ns
ns
ns
t WDD
Write Pulse to Data Delay
(4)
____
40
____
50
____
60
ns
t DDD
t SAA
Write Data Valid to Read Data Delay
Semaphore Address Access Time
(4)
____
____
30
____
____
____
30
25
____
____
35
35
ns
ns
2721 tbl 09a
71342X45
Com'l Only
71342X55
Com'l Only
71342X70
Com'l Only
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
READ CYCLE
t RC
t AA
Read Cycle Time
Address Access Time
45
____
____
45
55
____
____
55
70
____
____
70
ns
ns
t ACE
Chip Enable Access Time
(3)
____
45
____
55
____
70
ns
t AOE
t OH
t LZ
Output Enable Access Time
Output Hold from Address Change
Output Low-Z Time (1,2)
____
0
5
25
____
____
____
0
5
30
____
____
____
0
5
40
____
____
ns
ns
ns
t HZ
Output High-Z Time
(1,2)
____
20
____
25
____
30
ns
t PU
Chip Enable to Power Up Time
(2)
0
____
0
____
0
____
ns
t PD
Chip Disable to Power Down Time
(2)
____
50
____
50
____
50
ns
t SOP
t WDD
SEM Flag Update Pulse ( OE or SEM )
Write Pulse to Data Delay (4)
15
____
____
70
20
____
____
80
20
____
____
90
ns
ns
t DDD
t SAA
Write Data Valid to Read Data Delay
Semaphore Address Access Time
(4)
____
____
45
45
____
____
55
55
____
____
70
70
ns
ns
NOTES:
1. Transition is measured 0mV from Low or High-impedance voltage with the Ouput Test Load (Figure 2).
2. This parameter is guaranteed by device characterization, but is not production tested.
3. To access SRAM, CE = V IL, SEM = V IH . To access semaphore, CE = V IH , and SEM = V IL .
4. 'X' in part number indicates power rating (SA or LA).
5. Port-to-port delay through RAM cells from writing port to reading port, refer to “Timing Waveform of Write with Port-to-Port Read”.
6.42
2721 tbl 09b
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