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参数资料
| 型号： | IDT71V124SA12PHG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 6/8页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 1MBIT 12NS 32TSOP |
| 标准包装： | 23 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 异步 |
| 存储容量： | 1M (128K x 8) |
| 速度： | 12ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 32-SOIC（0.400"，10.16mm 宽） |
| 供应商设备封装： | 32-TSOP II |
| 包装： | 管件 |
| 其它名称： | 71V124SA12PHG 800-2458-5 IDT71V124SA12PHG-ND |
IDT71V124SA, 3.3V CMOS Static RAM
1 Meg (128K x 8-Bit) Center Power & Ground Pinout
Commercial and Industrial Temperature Ranges
Timing Waveform of Write Cycle No. 1 ( WE Controlled Timing) (1,2,4)
t WC
ADDRESS
t AW
CS
t AS
t WP
(2)
t WR
WE
t WHZ (5)
HIGH IMPEDANCE
t OW (5)
t CHZ (5)
DATA OUT
(3)
t DW
t DH
(3)
DATA IN
DATA IN VALID
3873 drw 07
.
Timing Waveform of Write Cycle No. 2 ( CS Controlled Timing) (1, 4)
t WC
ADDRESS
t AW
CS
t WR
WE
t AS
t CW
t DW
(3)
t DH
DATA IN
DATA IN VALID
3873 drw 08
.
NOTES:
1. A write occurs during the overlap of a LOW CS and a LOW WE .
2. OE is continuously HIGH. During a WE controlled write cycle with OE LOW, t WP must be greater than or equal to t WHZ + t DW to allow the I/O drivers to turn off and data to be
placed on the bus for the required t DW . If OE is HIGH during a WE controlled write cycle, this requirement does not apply and the minimum write pulse is the specified t WP .
3. During this period, I/O pins are in the output state, and input signals must not be applied.
4. If the CS LOW transition occurs simultaneously with or after the WE LOW transition, the outputs remain in a high impedance state. CS must be active during the t CW write period.
5. Transition is measured ±200mV from steady state.
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PDF描述 |
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参数描述 |
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