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参数资料
| 型号： | IDT71V3557SA80BGI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 16/28页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 4MBIT 80NS 119BGA |
| 产品变化通告： | Product Discontinuation 05/Nov/2008 |
| 标准包装： | 84 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 同步 ZBT |
| 存储容量： | 4.5M（128K x 36） |
| 速度： | 80ns |
| 接口： | 并联 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 119-BGA |
| 供应商设备封装： | 119-PBGA（14x22） |
| 包装： | 托盘 |
| 其它名称： | 71V3557SA80BGI |
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IDT71V3557, IDT71V3559, 128K x 36, 256K x 18, 3.3V Synchronous SRAMs with
ZBT? Feature, 3.3V I/O, Burst Counter, and Flow-Through Outputs Commercial and Industrial Temperature Ranges
AC Electrical Characteristics
(V DD = 3.3V +/-5%, Commercial and Industrial Temperature Ranges)
7.5ns (5)
8ns
8.5ns
Symbol
t CYC
t CH (1)
t CL (1)
Clock Cycle Time
Clock High Pulse Width
Clock Low Pulse Width
Parameter
Min.
10
2.5
2.5
Max.
____
____
____
Min.
10.5
2.7
2.7
Max.
____
____
____
Min.
11
3.0
3.0
Max.
____
____
____
Unit
ns
ns
ns
Output Parameters
t CD
t CDC
t CLZ (2,3,4)
t CHZ (2,3,4)
t OE
t OLZ (2,3)
t OHZ (2,3)
Clock High to Valid Data
Clock High to Data Change
Clock High to Output Active
Clock High to Data High-Z
Output Enable Access Time
Output Enable Low to Data Active
Output Enable High to Data High-Z
____
2
3
____
____
0
____
7.5
____
____
5
5
____
5
____
2
3
____
____
0
____
8
____
____
5
5
____
5
____
2
3
____
____
0
____
8.5
____
____
5
5
____
5
ns
ns
ns
ns
ns
ns
ns
Set Up Times
t SE
t SA
t SD
t SW
t SADV
t SC
t SB
Clock Enable Setup Time
Address Setup Time
Data In Setup Time
Read/Write (R/ W ) Setup Time
Advance/Load (ADV/ LD ) Setup Time
Chip Enable/Select Setup Time
Byte Write Enable ( BW x) Setup Time
2.0
2.0
2.0
2.0
2.0
2.0
2.0
____
____
____
____
____
____
____
2.0
2.0
2.0
2.0
2.0
2.0
2.0
____
____
____
____
____
____
____
2.0
2.0
2.0
2.0
2.0
2.0
2.0
____
____
____
____
____
____
____
ns
ns
ns
ns
ns
ns
ns
Hold Times
t HE
t HA
t HD
t HW
t HADV
t HC
t HB
Clock Enable Hold Time
Address Hold Time
Data In Hold Time
Read/Write (R/ W ) Hold Time
Advance/Load (ADV/ LD ) Hold Time
Chip Enable/Select Hold Time
Byte Write Enable ( BW x) Hold Time
0.5
0.5
0.5
0.5
0.5
0.5
0.5
____
____
____
____
____
____
____
0.5
0.5
0.5
0.5
0.5
0.5
0.5
____
____
____
____
____
____
____
0.5
0.5
0.5
0.5
0.5
0.5
0.5
____
____
____
____
____
____
____
ns
ns
ns
ns
ns
ns
ns
NOTES:
5282 tbl 24
1. Measured as HIGH above 0.6V DDQ and LOW below 0.4V DDQ .
2. Transition is measured ±200mV from steady-state.
3. These parameters are guaranteed with the AC load (Figure 1) by device characterization. They are not production tested.
4. To avoid bus contention, the output buffers are designed such that t CHZ (device turn-off) is about 1ns faster than t CLZ (device turn-on) at a given temperature and
voltage. The specs as shown do not imply bus contention because t CLZ is a Min. parameter that is worse case at totally different test conditions
(0 deg. C, 3.465V) than t CHZ , which is a Max. parameter (worse case at 70 deg. C, 3.135V).
5. Commercial temperature range only.
16
6.42
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参数描述 |
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