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参数资料
| 型号： | IDT71V35761S183BQG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 7/21页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 4MBIT 183MHZ 165FBGA |
| 产品变化通告： | Product Discontinuation 05/Nov/2008 |
| 标准包装： | 136 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 同步 |
| 存储容量： | 4.5M（128K x 36） |
| 速度： | 183MHz |
| 接口： | 并联 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 165-TBGA |
| 供应商设备封装： | 165-CABGA（13x15） |
| 包装： | 托盘 |
| 其它名称： | 71V35761S183BQG |
IDT71V35761, 128K x 36, 3.3V Synchronous SRAMs with
3.3V I/O, Pipelined Outputs, Burst Counter, Single Cycle Deselect
Pin Configuration – 128K x 36, 165 fBGA
Commercial and Industrial Temperature Ranges
1
2
3
4
5
6
7
8
9
10
11
A
B
C
D
E
F
G
NC (4)
NC
I/O P3
I/O 17
I/O 19
I/O 21
I/O 23
A 7
A 6
NC
I/O 16
I/O 18
I/O 20
I/O 22
CE 1
CS 0
V DDQ
V DDQ
V DDQ
V DDQ
V DDQ
BW 3
BW 4
V SS
V DD
V DD
V DD
V DD
BW 2
BW 1
V SS
V SS
V SS
V SS
V SS
CS 1
CLK
V SS
V SS
V SS
V SS
V SS
BWE
GW
V SS
V SS
V SS
V SS
V SS
ADSC
OE
V SS
V DD
V DD
V DD
V DD
ADV
ADSP
V DDQ
V DDQ
V DDQ
V DDQ
V DDQ
A 8
A 9
NC
I/O 15
I/O 13
I/O 11
I/O 9
NC
NC (4)
I/O P2
I/O 14
I/O 12
I/O 10
I/O 8
H
V DD
(1)
NC
NC
V DD
V SS
V SS
V SS
V DD
NC
NC
ZZ (3)
J
K
L
M
N
P
R
I/O 25
I/O 27
I/O 29
I/O 31
I/O P4
NC
LBO
I/O 24
I/O 26
I/O 28
I/O 30
NC
NC (4)
NC (4)
V DDQ
V DDQ
V DDQ
V DDQ
V DDQ
A 5
A 4
V DD
V DD
V DD
V DD
V SS
A 2
A 3
V SS
V SS
V SS
V SS
NC/ TRST (2, 5)
NC/TDI (2)
NC/TMS (2)
V SS
V SS
V SS
V SS
NC (4)
A 1
A 0
V SS
V SS
V SS
V SS
NC
NC/TDO (2)
NC/TCK (2)
V DD
V DD
V DD
V DD
V SS
A 10
A 11
V DDQ
V DDQ
V DDQ
V DDQ
V DDQ
A 13
A 12
I/O 7
I/O 5
I/O 3
I/O 1
NC
A 14
A 15
I/O 6
I/O 4
I/O 2
I/O 0
I/O P1
NC (4)
A 16
5301 tbl 17
NOTES:
1. H1 can either be directly connected to V DD , or connected to an input voltage ≥ V IH , or left unconnected.
2. These pins are NC for the "S" version or the JTAG signal listed for the "SA" version. Note: If NC, these pins can either be tied to V SS , V DD or left floating.
3. H11 can be left unconnected and the device will always remain in active mode.
4. Pins P11, N6, B11, A1, R2 and P2 are reserved for 9M, 18M, 36M, 72M, 144M and 288M respectively.
5. TRST is offered as an optional JTAG Reset if required in the application. If not needed, can be left floating and will internally be pulled to V DD .
7
6.42
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