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参数资料
| 型号： | IDT71V432S10PFG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 9/18页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 1MBIT 10NS 100TQFP |
| 标准包装： | 72 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 同步 |
| 存储容量： | 1M（32K x 32） |
| 速度： | 10ns |
| 接口： | 并联 |
| 电源电压： | 3.135 V ~ 3.63 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 托盘 |
| 其它名称： | 71V432S10PFG |
IDT71V432, 32K x 32 CacheRAM
3.3V Synchronous SRAM with Burst Counter, Single Cycle Deselect
Commercial and Industrial Temperature Ranges
AC Electrical Characteristics
(V DD = 3.3V +10/-5%, Commercial and Industrial Temperature Ranges)
71V432S5
71V432S6
71V432S7
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
CLOCK PARAMETERS
t CYC
Clock Cycle Time
10
____
12
____
15
____
ns
t CH
(1)
Clock High Pulse Width
4
____
4.5
____
5
____
ns
t CL (1)
Clock Low Pulse Width
4
____
4.5
____
5
____
ns
OUTPUT PARAMETERS
t CD
t CDC
Clock High to Valid Data
Clock High to Data Change
____
1.5
5
____
____
2
6
____
____
2
7
____
ns
ns
t CLZ
(2)
Clock High to Output Active
0
____
0
____
0
____
ns
t CHZ (2)
t OE
Clock High to Data High-Z
Output Enable Access Time
1.5
____
5
5
2
____
5
5
2
____
6
6
ns
ns
t OLZ
(2)
Output Enable Low to Data Active
0
____
0
____
0
____
ns
t OHZ
(2)
Output Enable High to Data High-Z
____
4
____
5
____
6
ns
SETUP TIMES
t SA
t SS
t SD
t SW
t SAV
t SC
Address Setup Time
Address Status Setup Time
Data in Setup Time
Write Setup Time
Address Advance Setup Time
Chip Enable/Select Setup Time
2.5
2.5
2.5
2.5
2.5
2.5
____
____
____
____
____
____
2.5
2.5
2.5
2.5
2.5
2.5
____
____
____
____
____
____
2.5
2.5
2.5
2.5
2.5
2.5
____
____
____
____
____
____
ns
ns
ns
ns
ns
ns
HOLD TIMES
t HA
t HS
t HD
t HW
t HAV
t HC
Address Hold Time
Address Status Hold Time
Data In Hold Time
Write Hold Time
Address Advance Hold Time
Chip Enable/Select Hold Time
0.5
0.5
0.5
0.5
0.5
0.5
____
____
____
____
____
____
0.5
0.5
0.5
0.5
0.5
0.5
____
____
____
____
____
____
0.5
0.5
0.5
0.5
0.5
0.5
____
____
____
____
____
____
ns
ns
ns
ns
ns
ns
SLEEP MODE AND CONFIGURATION PARAMETERS
t ZZPW
t ZZR (3)
t CFG (4)
ZZ Pulse Width
ZZ Recovery Time
Configuration Set-up Time
100
100
40
—
—
—
100
100
50
____
____
____
100
100
50
____
____
____
ns
ns
ns
NOTES:
1. Measured as HIGH above 2.0V and LOW below 0.8V.
2. Transition is measured ±200mV from steady-state.
3. Device must be deselected when powered-up from sleep mode.
4. t CFG is the minimum time required to configure the device based on the LBO input. LBO is a static input and must not change during normal operation.
9
6.42
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