参数资料
型号: IDT71V632S7PFI8
厂商: IDT, Integrated Device Technology Inc
文件页数: 13/19页
文件大小: 0K
描述: IC SRAM 2MBIT 7NS 100TQFP
标准包装: 1,000
格式 - 存储器: RAM
存储器类型: SRAM - 同步
存储容量: 2M(64K x 32)
速度: 7ns
接口: 并联
电源电压: 3.135 V ~ 3.63 V
工作温度: -40°C ~ 85°C
封装/外壳: 100-LQFP
供应商设备封装: 100-TQFP(14x14)
包装: 带卷 (TR)
其它名称: 71V632S7PFI8
t CYC
CLK
ADSP
ADSC
t SS
t HS
t SA
t HA
t CH
t CL
ADDRESS
Ax
Ay
BWE is ignored when ADSP initiates burs t
Az
t HW
t SW
BWE
BW x
BWx is ignored when ADSP initiates burs t
t HW
t SW
t SC
t HC
CE , CS 1
(Note 3)
t SAV
ADV
(ADV suspends burst)
OE
t SD
t HD
DATA IN
I1(Ax)
I1(Ay)
I2(Ay)
I2(Ay)
I3(Ay)
I4(Ay)
I1(Az)
I2(Az)
I3(Az)
t OHZ
DATA OUT
O3(Aw)
O4(Aw)
Burst
Read
Single
Write
Burst Write
Extended
Burst Write
3619 drw 09
NOTES:
1. ZZ input is LOW, GW is HIGH, and LBO is Don’t Care for this cycle.
2. O4(Aw) represents the final output data in the burst sequence of the base address Aw. I1(Ax) represents the first input from the external address Ax. I1(Ay) represents the first input from the external address
Ay; I2(Ay) represents the next input data in the burst sequence of the base address Ay, etc. where A 0 and A 1 are advancing for the four word burst in the sequence defined by the state of the LBO input.
In the case of input I2(Ay) this data is valid for two cycles because ADV is high and has suspended the burst.
3. CS 0 timing transitions are identical but inverted to the CE and CS 1 signals. For example, when CE and CS 1 are LOW on this waveform, CS 0 is HIGH.
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IDT71V632S7PFI IC SRAM 2MBIT 7NS 100TQFP
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参数描述
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IDT71V632S8PFG 功能描述:IC SRAM 2MBIT 8NS 100TQFP RoHS:是 类别:集成电路 (IC) >> 存储器 系列:- 产品变化通告:Product Discontinuation 26/Apr/2010 标准包装:136 系列:- 格式 - 存储器:RAM 存储器类型:SRAM - 同步,DDR II 存储容量:18M(1M x 18) 速度:200MHz 接口:并联 电源电压:1.7 V ~ 1.9 V 工作温度:0°C ~ 70°C 封装/外壳:165-TBGA 供应商设备封装:165-CABGA(13x15) 包装:托盘 其它名称:71P71804S200BQ
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