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参数资料
| 型号： | IDT71V65603S100BGI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 8/26页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 9MBIT 100MHZ 119BGA |
| 标准包装： | 84 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 同步 ZBT |
| 存储容量： | 9M（256K x 36） |
| 速度： | 100MHz |
| 接口： | 并联 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 119-BGA |
| 供应商设备封装： | 119-PBGA（14x22） |
| 包装： | 托盘 |
| 其它名称： | 71V65603S100BGI |
IDT71V65603, IDT71V65803, 256K x 36, 512K x 18, 3.3V Synchronous SRAMs with
ZBT ? Feature, 3.3V I/O, Burst Counter, and Pipelined Outputs Commercial and Industrial Temperature Ranges
Pin Configuration - 256K X 36, 165 fBGA
1
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A
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NC (2)
NC
I/O P3
I/O 17
I/O 19
I/O 21
I/O 23
V DD (1)
I/O 25
I/O 27
I/O 29
I/O 31
A 7
A 6
NC
I/O 16
I/O 18
I/O 20
I/O 22
V DD (1)
I/O 24
I/O 26
I/O 28
I/O 30
CE 1
CE 2
V DDQ
V DDQ
V DDQ
V DDQ
V DDQ
NC
V DDQ
V DDQ
V DDQ
V DDQ
BW 3
BW 4
V SS
V DD
V DD
V DD
V DD
V DD
V DD
V DD
V DD
V DD
BW 2
BW 1
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
CE 2
CLK
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
CEN
R/ W
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
ADV /LD
OE
V SS
V DD
V DD
V DD
V DD
V DD
V DD
V DD
V DD
V DD
A 17
NC (2)
V DDQ
V DDQ
V DDQ
V DDQ
V DDQ
NC
V DDQ
V DDQ
V DDQ
V DDQ
A 8
A 9
NC
I/O 15
I/O 13
I/O 11
I/O 9
NC
I/O 7
I/O 5
I/O 3
I/O 1
NC
NC (2)
I/O P2
I/O 14
I/O 12
I/O 10
I/O 8
ZZ
I/O 6
I/O 4
I/O 2
I/O 0
DNU
N
I/O P4
NC
V DDQ
V SS
(3)
NC
V DD
(1)
V SS
V DDQ
NC
I/O P1
NC
DNU
DNU
P
R
NC
LBO
NC (2)
(2)
A 5
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A 2
A 3
DNU (3)
(3)
A 1
A 0
DNU (3)
(3)
A 10
A 11
A 13
A 12
A 14
A 15
NC
A 16
5304 tbl 25a
Pin Configuration - 512K X 18, 165 fBGA
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NC (2)
NC
NC
NC
NC
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V DD (1)
I/O 12
I/O 13
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I/O 8
I/O 9
I/O 10
I/O 11
V DD (1)
NC
NC
NC
NC
CE 1
CE 2
V DDQ
V DDQ
V DDQ
V DDQ
V DDQ
NC
V DDQ
V DDQ
V DDQ
V DDQ
BW 2
NC
V SS
V DD
V DD
V DD
V DD
V DD
V DD
V DD
V DD
V DD
NC
BW 1
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
CE 2
CLK
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
CEN
R/ W
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
ADV /LD
OE
V SS
V DD
V DD
V DD
V DD
V DD
V DD
V DD
V DD
V DD
A 18
NC (2)
V DDQ
V DDQ
V DDQ
V DDQ
V DDQ
NC
V DDQ
V DDQ
V DDQ
V DDQ
A 8
A 9
NC
NC
NC
NC
NC
NC
I/O 3
I/O 2
I/O 1
I/O 0
A 10
NC (2)
I/O P1
I/O 7
I/O 6
I/O 5
I/O 4
ZZ
NC
NC
NC
NC
DNU
N
I/O P2
NC
V DDQ
V SS
(3)
NC
V DD
(1)
V SS
V DDQ
NC
NC
NC
DNU
DNU
P
R
NC
LBO
(2)
NC (2)
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A 4
A 2
A 3
(3)
DNU (3)
A 1
A 0
(3)
DNU (3)
A 11
A 12
A 14
A 13
A 15
A 16
NC
A 17
NOTES:
5304 tbl25b
1. H1, H2, and N7 do not have to be directly connected to V DD as long as the input voltage is ≥ V IH .
2. B9, B11, A1, R2 and P2 is reserved for future 18M, 36M, 72M, 144M and 288M, respectively.
3. DNU=Do not use. Pins P5, R5, P7 and R7 are reserved for respective JTAG pins: TDI, TMS, TDO and TCK on future revisions. The current die revision
allows these pins to be left unconnected, tied LOW (V SS ), or tied HIGH (V DD ).
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