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参数资料
| 型号： | IDT71V65603S100PF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 18/26页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 9MBIT 100MHZ 100TQFP |
| 标准包装： | 72 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 同步 ZBT |
| 存储容量： | 9M（256K x 36） |
| 速度： | 100MHz |
| 接口： | 并联 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 托盘 |
| 其它名称： | 71V65603S100PF |
t CYC
CLK
CEN
ADV / LD
R / W
t SADV
t SE
t SW
t SA
t HE
t HW
t HA
t CH
t HADV
t CL
ADDRESS
CE 1, CE 2
(2)
A 1
A 2
t SC
t HC
t SB
t HB
BW 1 - BW 4
OE
t SD
t HD
( CEN high, eliminates
current L-H clock edge)
t SD
t HD
(Burst Wraps around
to initial state)
DATA IN
D(A 1 )
D(A 2 )
D(A 2+1 )
D( A2+2 )
D( A2+3 )
D(A 2 )
Pipeline
Write
Pipeline
Burst Pipeline Write
5304 drw 07
NOTES:
Write
1. D (A 1 ) represents the first input to the external address A 1 . D (A 2 ) represents the first input to the external address A 2 ; D (A 2+1 ) represents the next input data in the burst sequence of
the base address A 2 , etc. where address bits A 0 and A 1 are advancing for the four word burst in the sequence defined by the state of the LBO input.
2. CE 2 timing transitions are identical but inverted to the CE 1 and CE 2 signals. For example, when CE 1 and CE 2 are LOW on this waveform, CE2 is HIGH.
3. Burst ends when new address and control are loaded into the SRAM by sampling ADV/ LD LOW.
4. R/ W is don't care when the SRAM is bursting (ADV/ LD sampled HIGH). The nature of the burst access (Read or Write) is fixed by the state of the R/ W signal when new address
and control are loaded into the SRAM.
5. Individual Byte Write signals ( BW x) must be valid on all write and burst-write cycles. A write cycle is initiated when R/ W signal is sampled LOW. The byte write information comes in two
cycles before the actual data is presented to the SRAM.
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PDF描述 |
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参数描述 |
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