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参数资料
| 型号： | IDT71V65803S100BGG8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 19/26页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 9MBIT 100MHZ 119BGA |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 同步 ZBT |
| 存储容量： | 9M（512K x 18） |
| 速度： | 100MHz |
| 接口： | 并联 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 119-BGA |
| 供应商设备封装： | 119-PBGA（14x22） |
| 包装： | 带卷 (TR) |
| 其它名称： | 71V65803S100BGG8 |
t CYC
CLK
CEN
ADV/ LD
R/ W
t SADV
t SE
t SW
t SA
t HE
t HW
t HA
t CH
t HADV
t CL
ADDRESS
A 1
A 2
A 3
A 4
A 5
A 6
A 7
A 8
A 9
t SC
t HC
CE 1 , CE 2(2)
t SB
t HB
BW 1 - BW 4
OE
t SD t HD
DATA IN
Write
D(A 2 )
Write
D(A 4 )
D(A 5 )
t CD
t CHZ
t CLZ
t CDC
DATA OUT
Read
Q(A 1 )
Read
Q(A 3 )
Read
Q(A 6 )
Q(A 7 )
5304 drw 08
NOTES:
1. Q (A 1 ) represents the first output from the external address A 1 . D (A 2 ) represents the input data to the SRAM corresponding to address A 2 .
2. CE 2 timing transitions are identical but inverted to the CE 1 and CE 2 signals. For example, when CE 1 and CE 2 are LOW on this waveform, CE 2 is HIGH.
3. Individual Byte Write signals ( BW x) must be valid on all write and burst-write cycles. A write cycle is initiated when R/ W signal is sampled LOW. The byte write information comes in two
cycles before the actual data is presented to the SRAM.
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PDF描述 |
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参数描述 |
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