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参数资料
| 型号： | IDT71V65803S100PFG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 10/26页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 9MBIT 100MHZ 100TQFP |
| 标准包装： | 72 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 同步 ZBT |
| 存储容量： | 9M（512K x 18） |
| 速度： | 100MHz |
| 接口： | 并联 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 托盘 |
| 其它名称： | 71V65803S100PFG |
IDT71V65603, IDT71V65803, 256K x 36, 512K x 18, 3.3V Synchronous SRAMs with
ZBT ? Feature, 3.3V I/O, Burst Counter, and Pipelined Outputs Commercial and Industrial Temperature Ranges
Interleaved Burst Sequence Table ( LBO =V DD )
Sequence 1
Sequence 2
Sequence 3
Sequence 4
A1
A0
A1
A0
A1
A0
A1
A0
First Address
Second Address
Third Address
Fourth Address (1)
0
0
1
1
0
1
0
1
0
0
1
1
1
0
1
0
1
1
0
0
0
1
0
1
1
1
0
0
1
0
1
0
NOTE:
1. Upon completion of the Burst sequence the counter wraps around to its initial state and continues counting.
Linear Burst Sequence Table ( LBO =V SS )
5304 tbl 10
Sequence 1
Sequence 2
Sequence 3
Sequence 4
A1
A0
A1
A0
A1
A0
A1
A0
First Address
Second Address
Third Address
Fourth Address (1)
0
0
1
1
0
1
0
1
0
1
1
0
1
0
1
0
1
1
0
0
0
1
0
1
1
0
0
1
1
0
1
0
NOTE:
1. Upon completion of the Burst sequence the counter wraps around to its initial state and continues counting.
Functional Timing Diagram (1)
5304 tbl 11
CYCLE
n+29
n+30
n+31
n+32
n+33
n+34
n+35
n+36
n+37
CLOCK
CONTROL
DATA
(2)
ADDRESS
(A0 - A17)
(2)
(R/ W , ADV/ LD , BW x)
(2)
I/O [0:31], I/O P[1:4]
A29
C29
D/Q27
A30
C30
D/Q28
A31
C31
D/Q29
A32
C32
D/Q30
A33
C33
D/Q31
A34
C34
D/Q32
A35
C35
D/Q33
A36
C36
D/Q34
A37
C37
D/Q35
NOTES:
1. This assumes CEN , CE 1 , CE 2 , CE 2 are all true.
5304 drw 03
,
2. All Address, Control and Data_In are only required to meet set-up and hold time with respect to the rising edge of clock. Data_Out is valid after a clock-to-data
delay from the rising edge of clock.
10
6.42
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