参数资料
型号: IDT71V65803S133BG8
厂商: IDT, Integrated Device Technology Inc
文件页数: 20/26页
文件大小: 0K
描述: IC SRAM 9MBIT 133MHZ 119BGA
标准包装: 1,000
格式 - 存储器: RAM
存储器类型: SRAM - 同步 ZBT
存储容量: 9M(512K x 18)
速度: 133MHz
接口: 并联
电源电压: 3.135 V ~ 3.465 V
工作温度: 0°C ~ 70°C
封装/外壳: 119-BGA
供应商设备封装: 119-PBGA(14x22)
包装: 带卷 (TR)
其它名称: 71V65803S133BG8
t CYC
CLK
CEN
t SE
t HE
tSADV
t CH
t HADV
t CL
ADV / LD
t SW
t HW
R / W
t SA
t HA
ADDRESS
A 1
A 2
A 3
A 4
A 5
t SC
t HC
CE 1 , CE 2 (2)
t SB
t HB
BW 1 - BW 4
B(A 2 )
OE
t SD t HD
DATA IN
t CD
t CHZ
t CDC
D(A 2 )
DATA OUT
Q(A 1 )
Q(A 1 )
Q(A 3 )
t CLZ
5304 drw 09
NOTES:
1. Q (A 1 ) represents the first output from the external address A 1 . D (A 2 ) represents the input data to the SRAM corresponding to address A 2 .
2. CE 2 timing transitions are identical but inverted to the CE 1 and CE 2 signals. For example, when CE 1 and CE 2 are LOW on this waveform, CE 2 is HIGH.
3. CEN when sampled high on the rising edge of clock will block that L-H transition of the clock from propogating into the SRAM. The part will behave as if the L-H clock transition did not
occur. All internal registers in the SRAM will retain their previous state.
4. Individual Byte Write signals ( BW x) must be valid on all write and burst-write cycles. A write cycle is initiated when R/ W signal is sampled LOW. The byte write information comes in two
cycles before the actual data is presented to the SRAM.
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