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参数资料
| 型号： | IDT71V67803S133BGG8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 1/23页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 9MBIT 133MHZ 119BGA |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 同步 |
| 存储容量： | 9M（512K x 18） |
| 速度： | 133MHz |
| 接口： | 并联 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 119-BGA |
| 供应商设备封装： | 119-PBGA（14x22） |
| 包装： | 带卷 (TR) |
| 其它名称： | 71V67803S133BGG8 |
256K X 36, 512K X 18
3.3V Synchronous SRAMs
3.3V I/O, Burst Counter
Pipelined Outputs, Single Cycle Deselect
IDT71V67603/Z
IDT71V67803/Z
256K x 36, 512K x 18 memory configurations
Supports high system speed:
LBO input selects interleaved or linear burst mode
Self-timed write cycle with global write control ( GW ), byte
3.3V core power supply
Power down controlled by ZZ input
3.3V I/O supply (V DDQ )
Packaged in a JEDEC Standard 100-pin thin plastic quad
Features
◆
◆
– 166MHz 3.5ns clock access time
– 150MHz 3.8ns clock access time
– 133MHz 4.2ns clock access time
◆
◆
write enable ( BWE ), and byte writes ( BW x)
◆
◆
◆
◆
flatpack (TQFP), 119 ball grid array (BGA) and 165 fine pitch
ball grid array (fBGA).
Description
The IDT71V67603/7803 are high-speed SRAMs organized as
Pin Description Summary
256K x 36/512K x 18. The IDT71V67603/7803 SRAMs contain write,
data, address and control registers. Internal logic allows the SRAM to
generate a self-timed write based upon a decision which can be left until
the end of the write cycle.
The burst mode feature offers the highest level of performance to the
system designer, as the IDT71V67603/7803 can provide four cycles of
data for a single address presented to the SRAM. An internal burst address
counter accepts the first cycle address from the processor, initiating the
access sequence. The first cycle of output data will be pipelined for one
cycle before it is available on the next rising clock edge. If burst mode
operation is selected ( ADV =LOW), the subsequent three cycles of output
data will be available to the user on the next three rising clock edges. The
order of these three addresses are defined by the internal burst counter
and the LBO input pin.
The IDT71V67603/7803 SRAMs utilize IDT’s latest high-performance
CMOS process and are packaged in a JEDEC standard 14mm x 20mm 100-
pin thin plastic quad flatpack (TQFP), a 119 ball grid array (BGA) and a 165
fine pitch ball grid array (fBGA).
A 0 -A 18
CE
CS 0 , CS 1
OE
GW
BWE
BW 1 , BW 2 , BW 3 , BW 4 (1)
CLK
ADV
ADSC
ADSP
LBO
ZZ
I/O 0 -I/O 31 , I/O P1 -I/O P4
V DD , V DDQ
V SS
NOTE:
Address Inputs
Chip Enable
Chip Selects
Output Enable
Global Write Enable
Byte Write Enable
Individual Byte Write Selects
Clock
Burst Address Advance
Address Status (Cache Controller)
Address Status (Processor)
Linear / Interleaved Burst Order
Sleep Mode
Data Input / Output
Core Power, I/O Power
Ground
Input
Input
Input
Input
Input
Input
Input
Input
Input
Input
Input
Input
Input
I/O
Supply
Supply
Synchronous
Synchronous
Synchronous
Asynchronous
Synchronous
Synchronous
Synchronous
N/A
Synchronous
Synchronous
Synchronous
DC
Asynchronous
Synchronous
N/A
N/A
5310 tbl 01
1. BW 3 and BW 4 are not applicable for the IDT71V67802.
FEBRUARY 200 9
1
?2007 Integrated Device Technology, Inc.
DSC-5310/07
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