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参数资料
| 型号： | IDT72205LB25J8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 16/16页 |
| 文件大小： | 0K |
| 描述： | IC FIFO 256X18 SYNC 25NS 68-PLCC |
| 标准包装： | 250 |
| 系列： | 7200 |
| 功能： | 同步 |
| 存储容量： | 4.6K（256 x 18） |
| 数据速率： | 40MHz |
| 访问时间： | 25ns |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 68-LCC（J 形引线） |
| 供应商设备封装： | 68-PLCC（24x24） |
| 包装： | 带卷 (TR) |
| 其它名称： | 72205LB25J8 |
9
IDT72205LB/72215LB/72225LB/72235LB/72245LB CMOS SyncFIFOTM
256 x 18, 512 x 18, 1,024 x 18, 2,048 x 18 and 4,096 x 18
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
MARCH 2013
NOTE:
1. tSKEW1 is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that FF will go HIGH during the current clock cycle. If the time between the rising
edge of RCLK and the rising edge of WCLK is less than tSKEW1, then FF may not change state until the next WCLK edge.
Figure 5. Write Cycle Timing
Figure 6. Read Cycle Timing
WCLK
D0 - D17
t CLK
t CLKH
t CLKL
t DS
tENS
t DH
tENH
tWFF
t WFF
DATA IN VALID
NO OPERATION
RCLK
SKEW1
t
(1)
2766 drw 07
NOTE:
1. tSKEW2 is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that EF will go HIGH during the current clock cycle. If the time between the rising
edge of WCLK and the rising edge of RCLK is less than tSKEW2, then EF may not change state until the next RCLK edge.
NO OPERATION
RCLK
t CLK
t CLKH
t CLKL
t ENS
tENH
tREF
t REF
VALID DATA
tA
t OLZ
t OE
t OHZ
Q0 - Q17
WCLK
SKEW2
t
(1)
2766 drw 08
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