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参数资料
| 型号： | IDT72220L15TP |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 8/11页 |
| 文件大小： | 0K |
| 描述： | IC FIFO 1024X8 SYNC 15NS 28-DIP |
| 标准包装： | 14 |
| 系列： | 7200 |
| 功能： | 同步 |
| 存储容量： | 8K (1K x 8) |
| 数据速率： | 67MHz |
| 访问时间： | 15ns |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 通孔 |
| 封装/外壳： | 28-DIP（0.300"，7.62mm） |
| 供应商设备封装： | 28-PDIP |
| 包装： | 管件 |
| 其它名称： | 72220L15TP |
6
COMMERCIALTEMPERATURERANGE
IDT72420/72200/72210/72220/72230/72240 CMOS SYNCFIFO
64 x 8, 256 x 8, 512 x 8, 1,024 x 8, 2,048 x 8, 4,096 x 8
NOTE:
1. tSKEW1 is the minimum time between a rising RCLK edge and a rising WCLK edge for FF to change during the current clock cycle. If the time between the rising edge of RCLK and the
rising edge of WCLK is less than tSKEW1, then FF may not change state until the next WCLK edge.
Figure 3. Write Cycle Timing
NOTES:
1. After reset, the outputs will be LOW if OE = 0 and three-state if OE = 1.
2. The Clocks (RCLK, WCLK) can be free-running during reset.
Figure 2. Reset Timing
tRS
tRSR
RS
REN
tRSF
EF, AE
FF, AF
Q0 - Q7
WEN
tRSS
tRSF
tRSR
tRSS
OE = 1(1)
OE = 0
2680 drw 04
WCLK
D0 - D7
WEN
FF
tCLK
tCLKH
tCLKL
tDS
tENS
tDH
tENH
tWFF
DATA IN VALID
RCLK
(1)
tSKEW1
REN
NO OPERATION
2680 drw 05
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