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参数资料
| 型号： | IDT72265LA10TFG8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 11/27页 |
| 文件大小： | 0K |
| 描述： | IC FIFO 8KX18 LP 10NS 64QFP |
| 标准包装： | 1,250 |
| 系列： | 7200 |
| 功能： | 同步 |
| 存储容量： | 144K（8K x 18） |
| 访问时间： | 10ns |
| 电源电压： | 4 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-TQFP（10x10） |
| 包装： | 带卷 (TR) |
| 其它名称： | 72265LA10TFG8 |
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19
IDT72255LA/72265LA CMOS SuperSync FIFO
8,192 x 18 and 16,384 x 18
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
JANUARY 13, 2009
Figure
10.
Read
Timing
(First
Word
Fall
Through
Mode)
NOTES:
1.
t
SKEW1
is
the
minimum
time
between
a
rising
RCLK
edge
and
a
rising
WCLK
edge
to
guarantee
that
IR
will
go
LOW
after
one
WCLK
cycle
plus
t
WFF
.If
the
time
between
the
rising
edge
of
RCLK
and
the
rising
edge
of
WCLK
is
less
than
t
SKEW1
,then
the
IR
assertion
may
be
delayed
one
extra
WCLK
cycle.
2.
tSKEW2
is
the
minimum
time
between
a
rising
RCLK
edge
and
a
rising
WCLK
edge
to
guarantee
that
PAF
will
go
HIGH
after
one
WCLK
cycle
plus
t
PAF
.If
the
time
between
the
rising
edge
of
RCLK
and
the
rising
edge
of
WCLK
is
less
than
t
SKEW2
,then
the
PAF
deassertion
may
be
delayed
one
extra
WCLK
cycle.
3.
LD
=
HIGH
4
.
n
=
PAE
Offset,
m
=
PAF
offset
and
D
=
maximum
FIFO
depth.
5
.
D
=
8,193
for
IDT72255LA
and
16,385
for
IDT72265LA.
WCLK
12
D
0
-
D
17
RCLK
tENS
Q
0
-Q
17
W
1
W
1
W
2
W
3
W
m+2
W
[m+3]
tOHZ
tSKEW1
tENH
tDS
tDH
tOE
tA
tPAF
tWFF
tENS
tSKEW2
W
D
4670
drw
13
tPAE
W
[D-n]
W
[D-n-1]
tA
tHF
tREF
W
[D-1]
W
D
tA
W
[D-n+1]
W
[m+4]
W
[D-n+2]
(1)
(2)
tENS
D-1
]
[
W
D-1
]
[
W
1
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PDF描述 |
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