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参数资料
| 型号： | IDT72605L25J |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 1/17页 |
| 文件大小： | 0K |
| 描述： | IC FIFO BI SYNC 256X18 68-PLCC |
| 标准包装： | 18 |
| 系列： | 7200 |
| 功能： | 同步 |
| 存储容量： | 9.2K（512 x 18） |
| 数据速率： | 40MHz |
| 访问时间： | 25ns |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 68-LCC（J 形引线） |
| 供应商设备封装： | 68-PLCC（24x24） |
| 包装： | 管件 |
| 其它名称： | 72605L25J |
CMOS SyncBiFIFOTM
256 x 18 x 2
512 x 18 x 2
IDT72605
IDT72615
1
2013 Integrated Device Technology, Inc. All rights reserved. Product specifications subject to change without notice.
DSC-2704/10
FEBRUARY 2013
IDT and the IDT logo are registered trademarks of Integrated Device Technology, Inc. The SyncBiFIFO is a trademark of Integrated Device Technology, Inc.
INDUSTRIAL TEMPERATURE RANGE
FUNCTIONAL BLOCK DIAGRAM
FEATURES:
Two independent FIFO memories for fully bidirectional data
transfers
256 x 18 x 2 organization (IDT72605)
512 x 18 x 2 organization (IDT72615)
Synchronous interface for fast (20ns) read and write cycle times
Each data port has an independent clock and read/write control
Output enable is provided on each port as a three-state control
of the data bus
Built-in bypass path for direct data transfer between two ports
Two fixed flags, Empty and Full, for both the A-to-B and the B-
to-A FIFO
Programmable flag offset can be set to any depth in the FIFO
The synchronous BiFIFO is packaged in a 64-pin TQFP (Thin
Quad Flatpack) and 68-pin PLCC
Industrial temperature range (–40
°°°°°C to +85°°°°°C)
Green parts available, see ordering information
DESCRIPTION:
The IDT72605 and IDT72615 are very high-speed, low-power bidirec-
tionalFirst-In,First-Out(FIFO)memories,withsynchronousinterfaceforfast
read and write cycle times. The SyncBiFIFO is a data buffer that can store
orretrieveinformationfromtwosourcessimultaneously.TwoDual-PortFIFO
memory arrays are contained in the SyncBiFIFO; one data buffer for each
direction.
The SyncBiFIFO has registers on all inputs and outputs. Data is only
transferred into the I/O registers on clock edges, hence the interfaces are
synchronous. EachPorthasitsownindependentclock.Datatransferstothe
I/O registers are gated by the enable signals. The transfer direction for each
portiscontrolledindependentlybyaread/writesignal. Individualoutputenable
signals control whether the SyncBiFIFO is driving the data lines of a port or
whether those data lines are in a high-impedance state.
Bypass control allows data to be directly transferred from input to output
registerineitherdirection.
TheSyncBiFIFOhaseightflags.TheflagpinsareFull,Empty,Almost-Full,
andAlmost-EmptyforbothFIFOmemories.TheoffsetdepthsoftheAlmost-Full
andAlmost-Emptyflagscanbeprogrammedtoanylocation.
TheSyncBiFIFOisfabricatedusinghigh-speed,submicronCMOStech-
nology.
CLKA
FLAG
LOGIC
MEMORY
ARRAY
512 x 18
256 x 18
INPUT REGISTER
MUX
OUTPUT REGISTER
HIGH
Z
CONTROL
OUTPUT REGISTER
INPUT REGISTER
CLKB
MUX
MEMORY
ARRAY
512 x 18
256 x 18
HIGH
Z
CONTROL
FLAG
LOGIC
RESET
LOGIC
POWER
SUPPLY
R/
WA
CSA
A2
A1
A0
EFAB
PAEAB
PAFAB
FFAB
OEB
R/
WB
ENB
ENA
OEA
RS
EFBA
PAEBA
PAFBA
FFBA
VCC
GND
3
BYPB
μP
INTERFACE
7
DB0-DB17
DA0-DA17
2704 drw 01
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
|---|---|
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