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参数资料
| 型号： | IDT72615L25J |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 8/17页 |
| 文件大小： | 0K |
| 描述： | IC FIFO BY SYNC 512X18X2 68PLCC |
| 标准包装： | 18 |
| 系列： | 7200 |
| 功能： | 同步 |
| 存储容量： | 18.4K（512 x 18 x 2） |
| 数据速率： | 40MHz |
| 访问时间： | 25ns |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 68-LCC（J 形引线） |
| 供应商设备封装： | 68-PLCC（24x24） |
| 包装： | 管件 |
| 其它名称： | 72615L25J |
16
INDUSTRIALTEMPERATURERANGE
IDT72605/72615 CMOS SYNCBiFIFO
256 x 18x 2 and 512 x 18 x 2
Full - m words in FIFO
WRITE
(2)
Full - (m+1) words in FIFO
tCLKL
2704 drw 18
CLKB
ENB
(R/
WA = 0)
PAFBA
CLKA
ENA
(R/
WA = 1)
tCLKH
tCS
tCH
tPAF
tCS
tCH
tSKEW2
(1)
tPAF
READ
NOTES:
1. tSKEW2 is the minimum time between a rising CLKB edge and a rising CLKA edge for PAFBA to change during that clock cycle. If the time between the rising edge of CLKB
and the rising edge of CLKA is less than tSKEW2, then PAFBA may not go HIGH until the next CLKA rising edge.
2. If a write is performed on this rising edge of the write clock, there will be Full - (m + 1) words in the FIFO when PAF goes LOW.
Figure 15. B
→
→A Programmable Almost-Full Flag Timing
(1)
WRITE
READ
n words in FIFO
n+1 words in FIFO
tCLKL
2704 drw 17
CLKB
ENB
(R/
WA = 0)
PAEBA
CLKA
ENA
(R/
WA = 1)
tCLKH
tCS
tCH
tPAE
tCS
tCH
tSKEW2
tPAE
(2)
Figure 14. B
→
→A Programmable Almost-Empty Flag Timing
NOTES:
1. tSKEW2 is the minimum time between a rising CLKB edge and a rising CLKA edge for PAEBA to change during that clock cycle. If the time between the rising edge of CLKB
and the rising edge of CLKA is less than tSKEW2, then PAEBA may not go HIGH until the next CLKA rising edge.
2. If a read is performed on this rising edge of the read clock, there will be Empty + (n - 1) words in the FIFO when PAE goes LOW.
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参数描述 |
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