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参数资料
| 型号： | IDT72V201L15JI8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 13/14页 |
| 文件大小： | 0K |
| 描述： | IC FIFO SYNC 256X9 15NS 32-PLCC |
| 标准包装： | 750 |
| 系列： | 72V |
| 功能： | 同步 |
| 存储容量： | 2.3K（256 x 9） |
| 访问时间： | 15ns |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 32-LCC（J 形引线） |
| 供应商设备封装： | 32-PLCC（13.97x11.43） |
| 包装： | 带卷 (TR) |
| 其它名称： | 72V201L15JI8 |
IDT72V201/72V211/72V221/72V231/72V241/72V251 3.3V CMOS SyncFIFO
256 x 9, 512 x 9, 1,024 x 9, 2,048 x 9, 4,096 x 9 and 8,192 x 9
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
8
NOTES:
1. Holding WEN2/LD HIGH during reset will make the pin act as a second write enable pin. Holding WEN2/LD LOW during reset will make the pin act as a load enable for the programmable
flag offset registers.
2. After reset, the outputs will be LOW if OE = 0 and high-impedance if OE = 1.
3. The clocks (RCLK, WCLK) can be free-running during reset.
Figure 4. Reset Timing
NOTE:
1. tSKEW1 is the minimum time between a rising RCLK edge and a rising WCLK edge for FF to change during the current clock cycle. If the time between
the rising edge of RCLK and the rising edge of WCLK is less than tSKEW1, then FF may not change state until the next WCLK edge.
Figure 5. Write Cycle Timing
tRS
tRSR
RS
REN1,
REN2
tRSF
OE = 1
OE = 0
(2)
EF, PAE
FF, PAF
Q0 - Q8
4092 drw06
WEN1
(1)
tRSS
tRSF
tRSR
tRSS
tRSR
tRSS
WEN2/
LD
tDH
tENH
tSKEW1(1)
tCLK
tCLKH
tCLKL
tDS
tENS
tWFF
WCLK
D0 - D8
WEN1
WEN2/
(If Applicable)
FF
RCLK
REN1,
REN2
NO OPERATION
4092 drw07
DATA IN VALID
tENH
tENS
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