参数资料
型号: IDT72V221L10J8
厂商: IDT, Integrated Device Technology Inc
文件页数: 14/14页
文件大小: 0K
描述: IC FIFO SYNC 1KX9 10NS 32PLCC
标准包装: 750
系列: 72V
功能: 同步
存储容量: 9K(1K x 9)
访问时间: 10ns
电源电压: 3 V ~ 3.6 V
工作温度: 0°C ~ 70°C
安装类型: 表面贴装
封装/外壳: 32-LCC(J 形引线)
供应商设备封装: 32-PLCC(13.97x11.43)
包装: 带卷 (TR)
其它名称: 72V221L10J8
9
IDT72V201/72V211/72V221/72V231/72V241/72V251 3.3V CMOS SyncFIFO
256 x 9, 512 x 9, 1,024 x 9, 2,048 x 9, 4,096 x 9 and 8,192 x 9
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
tDS
D0 (First Valid Write)
tSKEW1
D0
D1
D3
D2
D1
tENS
tFRL
(1)
tREF
tA
tOLZ
tOE
tA
WCLK
D0 - D8
WEN2
(If Applicable)
RCLK
EF
REN1,
REN2
Q0 - Q8
OE
WEN1
4092 drw09
tENS
NOTE:
1. When tSKEW1
≥ minimum specification, tFRL = tCLK + tSKEW1
When tSKEW1 < minimum specification, tFRL = 2tCLK + tSKEW1 or tCLK + tSKEW1
The Latency Timings apply only at the Empty Boundary (EF = LOW).
Figure 7. First Data Word Latency Timing
tENH
tENS
NO OPERATION
tOLZ
VALID DATA
tSKEW1
(1)
tCLK
tCLKH
tCLKL
tREF
tA
tOE
tOHZ
RCLK
REN1,
REN2
EF
Q0 - Q8
OE
WCLK
WEN1
WEN2
4092 drw08
NOTE:
1. tSKEW1 is the minimum time between a rising WCLK edge and a rising RCLK edge for EF to change during the current clock cycle. If the time between
the rising edge of RCLK and the rising edge of WCLK is less than tSKEW1, then EF may not change state until the next RCLK edge.
Figure 6. Read Cycle Timing
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参数描述
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IDT72V221L10PFG 功能描述:IC FIFO SYNC 1KX9 10NS 32QFP RoHS:是 类别:集成电路 (IC) >> 逻辑 - FIFO 系列:72V 标准包装:80 系列:7200 功能:同步 存储容量:18.4K(1K x 18) 数据速率:- 访问时间:10ns 电源电压:4.5 V ~ 5.5 V 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:64-LQFP 供应商设备封装:64-TQFP(10x10) 包装:托盘 其它名称:72225LB10TF
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