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参数资料
| 型号： | IDT72V241L15JI8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 2/14页 |
| 文件大小： | 0K |
| 描述： | IC FIFO SYNC 4KX9 15NS 32PLCC |
| 标准包装： | 750 |
| 系列： | 72V |
| 功能： | 同步 |
| 存储容量： | 36K（4K x 9） |
| 访问时间： | 15ns |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 32-LCC（J 形引线） |
| 供应商设备封装： | 32-PLCC（13.97x11.43） |
| 包装： | 带卷 (TR) |
| 其它名称： | 72V241L15JI8 |
IDT72V201/72V211/72V221/72V231/72V241/72V251 3.3V CMOS SyncFIFO
256 x 9, 512 x 9, 1,024 x 9, 2,048 x 9, 4,096 x 9 and 8,192 x 9
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
10
NOTE:
1. Only one of the two Write Enable inputs, WEN1 or WEN2, needs to go inactive to inhibit writes to the FIFO.
Figure 8. Full Flag Timing
NOTE:
1. When tSKEW1
≥ minimum specification, tFRL maximum = tCLK + tSKEW1
When tSKEW1
< minimum specification, tFRL maximum = 2tCLK + tSKEW1 or tCLK + tSKEW1
The Latency Timings apply only at the Empty Boundary (EF = LOW).
Figure 9. Empty Flag Timing
tSKEW1
tDS
tSKEW1
tENH
NEXT DATA READ
DATA READ
WCLK
D0 - D8
FF
WEN1
WEN2
(If Applicable)
RCLK
REN1,
REN2
Q0 - Q8
tWFF
tENS
DATA IN OUTPUT REGISTER
OE LOW
NO WRITE
4092 drw10
tA
tENS
(1)
tENS
(1)
tENH
NO WRITE
tA
tDS
DATA WRITE 1
tENS
tENH
tENS
tENH
tENS
tENH
DATA WRITE 2
WCLK
D0 - D8
RCLK
EF
REN1,
REN2
OE
Q0 - Q8
DATA READ
tSKEW1
(1)
tFRL
tFFL
DATA IN OUTPUT REGISTER
(1)
tSKEW1
LOW
tENS
WEN2
(If Applicable)
tREF
WEN1
4092 drw11
相关PDF资料 |
PDF描述 |
|---|---|
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| IDT72V241L10J8 | IC FIFO SYNC 4KX9 10NS 32PLCC |
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参数描述 |
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| IDT72V241L15PFG | 制造商:Integrated Device Technology Inc 功能描述: |
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