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参数资料
| 型号： | IDT72V265LA10TF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 16/27页 |
| 文件大小： | 0K |
| 描述： | IC FIFO SS 16384X18 10NS 64STQFP |
| 标准包装： | 80 |
| 系列： | 72V |
| 功能： | 同步 |
| 存储容量： | 288K（16K x 18） |
| 数据速率： | 100MHz |
| 访问时间： | 10ns |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-TQFP（10x10） |
| 包装： | 托盘 |
| 其它名称： | 72V265LA10TF |
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23
IDT72V255LA/72V265LA 3.3 VOLT CMOS SuperSync FIFO
8,192 x 18, 16,384 x 18
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
OCTOBER 22, 2008
NOTES:
1. For IDT Standard mode: D = maximum FIFO depth. D = 8,192 for the IDT72V255LA and 16,384 for the IDT72V265LA.
2. For FWFT mode: D = maximum FIFO depth. D = 8,193 for the IDT72V255LA and 16,385 for the IDT72V265LA.
NOTES:
1. n =
PAE offset.
2. For IDT Standard mode
3. For FWFT mode.
4. tSKEW2 is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that
PAE will go HIGH (after one RCLK cycle plus tPAE). If the time between
the rising edge of WCLK and the rising edge of RCLK is less than tSKEW2, then the
PAE deassertion may be delayed one extra RCLK cycle.
5.
PAE is asserted and updated on the rising edge of WCLK only.
Figure 18. Half-Full Flag Timing (IDT Standard and FWFT Modes)
WCLK
t ENH
t CLKH
tCLKL
WEN
PAE
RCLK
t ENS
tPAE
tSKEW2
tPAE
12
(4)
REN
4672 drw 20
t ENS
t ENH
n+1 words in FIFO (2),
n+2 words in FIFO (3)
n words in FIFO (2),
n+1 words in FIFO (3)
n words in FIFO (2),
n+1 words in FIFO (3)
WCLK
tENS
tENH
WEN
HF
tENS
RCLK
REN
4672 drw 21
D/2 words in FIFO(1),
[
+ 1
] words in FIFO(2)
D-1
2
D/2 + 1 words in FIFO
(1),
[
+ 2
] words in FIFO(2)
D-1
2
D/2 words in FIFO(1),
[
+ 1
] words in FIFO(2)
D-1
2
tCLKH
tCLKL
tHF
Figure 17. Programmable Almost-Empty Flag Timing (IDT Standard and FWFT Modes)
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PDF描述 |
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参数描述 |
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