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参数资料
| 型号： | IDT72V265LA15PFI8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 14/27页 |
| 文件大小： | 0K |
| 描述： | IC FIFO SS 16384X18 15NS 64-TQFP |
| 标准包装： | 750 |
| 系列： | 72V |
| 功能： | 同步 |
| 存储容量： | 288K（16K x 18） |
| 数据速率： | 67MHz |
| 访问时间： | 15ns |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-TQFP（14x14） |
| 包装： | 带卷 (TR) |
| 其它名称： | 72V265LA15PFI8 |
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21
IDT72V255LA/72V265LA 3.3 VOLT CMOS SuperSync FIFO
8,192 x 18, 16,384 x 18
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
OCTOBER 22, 2008
NOTES:
1. Retransmit setup is complete after
OR returns LOW.
2. No more than D –2 words may be written to the FIFO between Reset (Master or Partial) and Retransmit setup. Therefore,
IR will be LOW throughout the Retransmit setup
procedure. D = 8,193 for the IDT72V255LA and 16,385 for the IDT72V265LA.
3.
OE = LOW
4. W1, W2, W3 = first, second and third words written to the FIFO after Master Reset.
5.
OR goes LOW at 60 ns + 2 RCLK cycles + tREF.
Figure 12. Retransmit Timing (FWFT Mode)
Figure 13. Serial Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)
tREF
tENH
4672 drw15
tENS
Wx
WCLK
RCLK
REN
RT
OR
PAF
HF
PAE
Q0 - Qn
tSKEW4
12
1
tHF
tPAE
tREF
Wx+1
2
W2
tENH
WEN
tENS
W1
tENH
(4)
(5)
3
4
tENH
W3
tRTS
tPAF
tA
NOTE:
1. X = 12 for the IDT72V255LA and X = 13 for the IDT72V265LA.
WCLK
SEN
SI
4672 drw 16
tENH
tENS
tLDS
LD
tDS
BIT 0
EMPTY OFFSET
BIT X
BIT 0
FULL OFFSET
(1)
tENH
BIT X
(1)
tLDH
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