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参数资料
| 型号： | IDT72V285L15TF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 15/25页 |
| 文件大小： | 0K |
| 描述： | IC FIFO SS 65536X18 15NS 64STQFP |
| 标准包装： | 80 |
| 系列： | 72V |
| 功能： | 异步 |
| 存储容量： | 1.1M（65K x 18） |
| 数据速率： | 67MHz |
| 访问时间： | 15ns |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-TQFP（10x10） |
| 包装： | 托盘 |
| 其它名称： | 72V285L15TF |
22
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72V275/72V285 3.3V CMOS SUPERSYNC FIFOTM
32,768 x 18 and 65,536 x 18
NOTES:
1. For IDT Standard mode: D = maximum FIFO depth. D = 32,768 for the IDT72V275 and 65,536 for the IDT72V285.
2. For FWFT mode: D = maximum FIFO depth. D = 32,769 for the IDT72V275 and 65,537 for the IDT72V285.
NOTES:
1. n =
PAE offset.
2. For IDT Standard mode
3. For FWFT mode.
4. tSKEW2 is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that
PAE will go HIGH (after one RCLK cycle plus tPAE). If the time between the rising edge of
WCLK and the rising edge of RCLK is less than tSKEW2, then the
PAE deassertion may be delayed one extra RCLK cycle.
5.
PAE is asserted and updated on the rising edge of WCLK only.
Figure 18. Half-Full Flag Timing (IDT Standard and FWFT Modes)
Figure 17. Programmable Almost-Empty Flag Timing (IDT Standard and FWFT Modes)
WCLK
tENS
tENH
WEN
HF
tENS
tHF
RCLK
tHF
REN
4512 drw 21
tCLKL
tCLKH
D/2 words in FIFO(1),
[
+ 1
] words in FIFO(2)
D-1
2
D/2 + 1 words in FIFO
(1),
[
+ 2
] words in FIFO(2)
D-1
2
D/2 words in FIFO(1),
[
+ 1
] words in FIFO(2)
D-1
2
WCLK
t ENH
t CLKH
tCLKL
WEN
PAE
RCLK
t ENS
n words in FIFO (2),
n+1 words in FIFO (3)
tPAE
tSKEW2
tPAE
12
(4)
REN
4512 drw 20
t ENS
t ENH
n+1 words in FIFO (2),
n+2 words in FIFO (3)
n words in FIFO (2),
n+1 words in FIFO (3)
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参数描述 |
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