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参数资料
| 型号： | IDT72V293L7-5PFGI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 38/45页 |
| 文件大小： | 0K |
| 描述： | IC FIFO 65536X18 7-5NS 80QFP |
| 标准包装： | 45 |
| 系列： | 72V |
| 功能： | 同步 |
| 存储容量： | 1.1M（65K x 18） |
| 数据速率： | 166MHz |
| 访问时间： | 5ns |
| 电源电压： | 3.15 V ~ 3.45 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 80-LQFP |
| 供应商设备封装： | 80-TQFP（14x14） |
| 包装： | 托盘 |
| 其它名称： | 72V293L7-5PFGI |
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IDT72V263/273/283/293/103/113 3.3V HIGH DENSITY SUPERSYNC IITM NARROW BUS FIFO
8K x 18, 16K x 9/18, 32K x 9/18, 64K x 9/18, 128K x 9/18, 256K x 9/18, 512K x9
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72V223/233/243/253/263/273/283/293 3.3V HIGH DENSITY SUPERSYNC IITM NARROW BUS FIFO
512 x 18, 1K x 9/18, 2K x 9/18, 4K x 9/18, 8K x 9/18, 16K x 9/18, 32K x 9/18, 64K x 9/18, 128K x 9
FEBRUARY 11, 2009
Figure 33. TAP Controller State Diagram
Test-Logic
Reset
Run-Test/
Idle
1
0
Select-
DR-Scan
Select-
IR-Scan
1
Capture-IR
0
Capture-DR
0
EXit1-DR
1
Pause-DR
0
Exit2-DR
1
Update-DR
1
Exit1-IR
1
Exit2-IR
1
Update-IR
1
0
1
4666 drw36
0
Shift-DR
0
Shift-IR
0
Pause-IR
0
1
Input = TMS
0
1
Refer to the IEEE Standard Test Access Port Specification (IEEE Std.
1149.1) for the full state diagram
All state transitions within the TAP controller occur at the rising edge of the
TCLK pulse. The TMS signal level (0 or 1) determines the state progression
that occurs on each TCLK rising edge. The TAP controller takes precedence
over the FIFO memory and must be reset after power up of the device. See
TRST description for more details on TAP controller reset.
CAPTURE-DR
Data is loaded from the parallel input pins or core outputs into the Data
Register.
SHIFT-DR
Thepreviouslycaptureddataisshiftedinserially,LSBfirstattherisingedge
ofTCLKintheTDI/TDOpathandshiftedoutserially,LSBfirstatthefallingedge
of TCLK towards the output.
UPDATE-DR
The shifting process has been completed. The data is latched into their
parallel outputs in this state to be accessed through the internal bus.
EXIT1-DR / EXIT2-DR
Thisisatemporarycontrollerstate.IfTMSisheldhigh,arisingedgeapplied
toTCKwhileinthisstatecausesthecontrollertoentertheUpdate-DRstate.This
terminates the scanning process. All test data registers selected by the current
instruction retain their previous state unchanged.
PAUSE-DR
This controller state allows shifting of the test data register in the serial path
between TDI and TDO to be temporarily halted. All test data registers selected
by the current instruction retain their previous state unchanged.
Capture-IR, Shift-IR and Update-IR, Exit-IR and Pause-IR are
similartoDataregisters.Theseinstructionsoperateontheinstructionregisters.
NOTES:
1. Five consecutive TCK cycles with TMS = 1 will reset the TAP.
2. TAP controller does not automatically reset upon power-up. The user must provide a reset to the TAP controller (either by
TRST or TMS).
3. TAP controller must be reset before normal FIFO operations can begin.
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PDF描述 |
|---|---|
| D38999/20WG41SC | CONN RCPT 41POS WALL MNT W/SCKT |
| IDT72V293L6PFG | IC FIFO SYNC II 3.3V 80-TQFP |
| MS27467T19F11SA | CONN PLUG 11POS STRAIGHT W/SCKT |
| MS27466E17B35SB | CONN RCPT 55POS WALL MNT W/SCKT |
| MS27473E20A41SD | CONN PLUG 41POS STRAIGHT W/SCKT |
相关代理商/技术参数 |
参数描述 |
|---|---|
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| IDT72V295L10PF8 | 功能描述:IC FIFO SUPERSYNCII 10NS 64-TQFP RoHS:否 类别:集成电路 (IC) >> 逻辑 - FIFO 系列:72V 标准包装:15 系列:74F 功能:异步 存储容量:256（64 x 4） 数据速率:- 访问时间:- 电源电压:4.5 V ~ 5.5 V 工作温度:0°C ~ 70°C 安装类型:通孔 封装/外壳:24-DIP（0.300"，7.62mm） 供应商设备封装:24-PDIP 包装:管件 其它名称:74F433 |
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