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参数资料
| 型号： | IDT72V36110L7-5BB |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 29/48页 |
| 文件大小： | 0K |
| 描述： | IC FIFO 131KX36 7-5NS 144BGA |
| 标准包装： | 1 |
| 系列： | 72V |
| 功能： | 同步 |
| 存储容量： | 4.7M（131K x 36） |
| 数据速率： | 166MHz |
| 访问时间： | 5ns |
| 电源电压： | 3.15 V ~ 3.45 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-BGA |
| 供应商设备封装： | 144-PBGA（13x13） |
| 包装： | 托盘 |
| 其它名称： | 72V36110L7-5BB |
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35
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72V36100/72V36110 3.3V HIGH DENSITY SUPERSYNC IITM 36-BIT FIFO
65,536 x 36 and 131,072 x 36
OCTOBER 22, 2008
NOTES:
1. m =
PAF offset.
2. D = maximum FIFO depth.
In IDT Standard mode: D = 65,536 for the IDT72V36100 and 131,072 for the IDT72V36110.
In FWFT mode: D = 65,537 for the IDT72V36100 and 131,073 for the IDT72V36110.
3. tSKEW2 is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that
PAF will go HIGH (after one WCLK cycle plus tPAFS). If the time between the
rising edge of RCLK and the rising edge of WCLK is less than tSKEW2, then the
PAF deassertion time may be delayed one extra WCLK cycle.
4.
PAF is asserted and updated on the rising edge of WCLK only.
5. Select this mode by setting PFM HIGH during Master Reset.
WCLK
WEN
PAF
RCLK
(3)
tPAFS
REN
6117 drw 23
D - (m+1) words in FIFO(2)
D - m words in FIFO(2)
1
2
12
D-(m+1) words
in FIFO(2)
tPAFS
tENH
tENS
tSKEW2
tENH
tENS
tCLKL
RCLK
LD
REN
Q0 - Qn
tLDH
tLDS
tENS
DATA IN OUTPUT REGISTER
PAE OFFSET
PAF OFFSET
tENH
tLDH
6117 drw 22
t CLK
tA
tCLKH
tCLKL
WCLK
LD
WEN
D0 - Dn
6117 drw 21
tLDS
tENS
PAE
OFFSET
PAF
OFFSET
tDS
tDH
tLDH
tENH
tCLK
tLDH
tENH
tDH
tCLKH
tCLKL
Figure 18. Synchronous Programmable Almost-Full Flag Timing (IDT Standard and FWFT Modes)
NOTES:
1.
OE = LOW.
2. The timing diagram illustrates reading of offset registers with an output bus width of 36 bits.
Figure 17. Parallel Read of Programmable Flag Registers (IDT Standard and FWFT Modes)
Figure 16. Parallel Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)
NOTE:
1. This timing diagram illustrates programming with an input bus width of 36 bits.
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PDF描述 |
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| VE-BWD-MW-F4 | CONVERTER MOD DC/DC 85V 100W |
| VE-BWD-MW-F3 | CONVERTER MOD DC/DC 85V 100W |
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相关代理商/技术参数 |
参数描述 |
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