- 您现在的位置：买卖IC网 > PDF目录9970 > IDT72V3640L6BB (IDT, Integrated Device Technology Inc)IC FIFO SS 1024X36 6NS 144-BGA PDF资料下载
参数资料
| 型号： | IDT72V3640L6BB |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 5/46页 |
| 文件大小： | 0K |
| 描述： | IC FIFO SS 1024X36 6NS 144-BGA |
| 标准包装： | 1 |
| 系列： | 72V |
| 功能： | 异步，同步 |
| 存储容量： | 36.8K（1K x 36） |
| 数据速率： | 166MHz |
| 访问时间： | 4ns |
| 电源电压： | 3.15 V ~ 3.45 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-BGA |
| 供应商设备封装： | 144-PBGA（13x13） |
| 包装： | 托盘 |
| 其它名称： | 72V3640L6BB |
第1页第2页第3页第4页当前第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页
13
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72V3640/50/60/70/80/90 3.3V HIGH DENSITY SUPERSYNC IITM 36-BIT FIFO
1,024 x 36, 2,048 x 36, 4,096 x 36, 8,192 x 36, 16,384 x 36 and 32,768 x 36
OCTOBER 22, 2008
PROGRAMMING FLAG OFFSETS
FullandEmptyFlagoffsetvaluesareuserprogrammable.TheIDT72V3640/
72V3650/72V3660/72V3670/72V3680/72V3690 have internal registers for
these offsets. There are eight default offset values selectable during Master
Reset. These offset values are shown in Table 2. Offset values can also be
programmedintotheFIFOinoneoftwoways;serialorparallelloadingmethod.
The selection of the loading method is done using the
LD (Load) pin. During
MasterReset,thestateofthe
LDinputdetermineswhetherserialorparallelflag
offsetprogrammingisenabled. AHIGHon
LDduringMasterResetselectsserial
loading of offset values. A LOW on
LD during Master Reset selects parallel
loading of offset values.
In addition to loading offset values into the FIFO, it is also possible to read
the current offset values. Offset values can be read via the parallel output port
Q0-Qn, regardless of the programming mode selected (serial or parallel). It is
not possible to read the offset values in serial fashion.
Figure 3, Programmable Flag Offset Programming Sequence, summaries
thecontrolpinsandsequenceforbothserialandparallelprogrammingmodes.
For a more detailed description, see discussion that follows.
Theoffsetregistersmaybeprogrammed(andreprogrammed)anytimeafter
Master Reset, regardless of whether serial or parallel programming has been
selected. Valid programming ranges are from 0 to D-1.
SYNCHRONOUS vs ASYNCHRONOUS PROGRAMMABLE FLAG
TIMING SELECTION
The IDT72V3640/72V3650/72V3660/72V3670/72V3680/72V3690 can
be configured during the Master Reset cycle with either synchronous or
asynchronous timing for
PAF and PAE flags by use of the PFM pin.
If synchronous
PAF/PAE configuration is selected (PFM, HIGH during
MRS), the PAF is asserted and updated on the rising edge of WCLK only and
not RCLK. Similarly,
PAEisassertedandupdatedontherisingedgeofRCLK
only and not WCLK. For detail timing diagrams, see Figure 17 for synchronous
PAF timing and Figure 18 for synchronous PAE timing.
If asynchronous
PAF/PAE configuration is selected (PFM, LOW during
MRS),thePAFisassertedLOWontheLOW-to-HIGHtransitionofWCLKand
PAFisresettoHIGHontheLOW-to-HIGHtransitionofRCLK. Similarly,PAE
isassertedLOWontheLOW-to-HIGHtransitionofRCLK.
PAEisresettoHIGH
ontheLOW-to-HIGHtransitionofWCLK.Fordetailtimingdiagrams,seeFigure
19 for asynchronous
PAFtimingandFigure20forasynchronousPAEtiming.
IDT72V3640, 72V3650
LD
FSEL1
FSEL0
Offsets n,m
LH
L
511
L
H
255
L
127
LH
H
63
HL
L
31
HH
L
15
HL
H
7
HH
H
3
LD
FSEL1
FSEL0
Program Mode
H
X
Serial(3)
L
X
Parallel(4)
IDT72V3660, 72V3670, 72V3680, 72V3690
LD
FSEL1
FSEL0
Offsets n,m
H
L
1,023
LH
L
511
L
H
255
L
127
LH
H
63
HH
L
31
HL
H
15
HH
H
7
LD
FSEL1
FSEL0
Program Mode
H
X
Serial(3)
L
X
Parallel(4)
TABLE 2 — DEFAULT PROGRAMMABLE
FLAG OFFSETS
NOTES:
1. n = empty offset for
PAE.
2. m = full offset for
PAF.
3. As well as selecting serial programming mode, one of the default values will also
be loaded depending on the state of FSEL0 & FSEL1.
4. As well as selecting parallel programming mode, one of the default values will
also be loaded depending on the state of FSEL0 & FSEL1.
相关PDF资料 |
PDF描述 |
|---|---|
| MS27508E10B35SD | CONN RCPT 13POS BOX MNT W/SCKT |
| IDT82V2048BB | IC LIU T1/E1 8CH SHORT 160-BGA |
| IDT72T3645L6-7BB | IC FIFO 1024X36 6-7NS 208-BGA |
| MAX11208AEUB+T | IC ADC 19BIT SRL 120SPS 10UMAX |
| MS27508E10B35SB | CONN RCPT 13POS BOX MNT W/SCKT |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IDT72V3640L6BB8 | 功能描述:IC FIFO SS 1024X36 6NS 144-BGA RoHS:否 类别:集成电路 (IC) >> 逻辑 - FIFO 系列:72V 标准包装:90 系列:7200 功能:同步 存储容量:288K（16K x 18） 数据速率:100MHz 访问时间:10ns 电源电压:4.5 V ~ 5.5 V 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:64-LQFP 供应商设备封装:64-TQFP（14x14） 包装:托盘 其它名称:72271LA10PF |
| IDT72V3640L6BBG | 制造商:Integrated Device Technology Inc 功能描述:FIFO Mem Sync Dual Depth/Width Uni-Dir 1K x 36 144-Pin BGA |
| IDT72V3640L6PF | 功能描述:IC FIFO SS 1024X36 6NS 128-TQFP RoHS:否 类别:集成电路 (IC) >> 逻辑 - FIFO 系列:72V 标准包装:90 系列:7200 功能:同步 存储容量:288K（16K x 18） 数据速率:100MHz 访问时间:10ns 电源电压:4.5 V ~ 5.5 V 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:64-LQFP 供应商设备封装:64-TQFP（14x14） 包装:托盘 其它名称:72271LA10PF |
| IDT72V3640L6PF8 | 功能描述:IC FIFO SS 1024X36 6NS 128-TQFP RoHS:否 类别:集成电路 (IC) >> 逻辑 - FIFO 系列:72V 标准包装:90 系列:7200 功能:同步 存储容量:288K（16K x 18） 数据速率:100MHz 访问时间:10ns 电源电压:4.5 V ~ 5.5 V 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:64-LQFP 供应商设备封装:64-TQFP（14x14） 包装:托盘 其它名称:72271LA10PF |
| IDT72V3640L7-5BB | 功能描述:IC FIFO SS 1024X36 7-5NS 144BGA RoHS:否 类别:集成电路 (IC) >> 逻辑 - FIFO 系列:72V 标准包装:90 系列:7200 功能:同步 存储容量:288K（16K x 18） 数据速率:100MHz 访问时间:10ns 电源电压:4.5 V ~ 5.5 V 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:64-LQFP 供应商设备封装:64-TQFP（14x14） 包装:托盘 其它名称:72271LA10PF |
发布紧急采购，3分钟左右您将得到回复。