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参数资料
型号： IDT72V3660L7-5BBI
厂商： IDT, Integrated Device Technology Inc
文件页数： 8/46页
文件大小： 0K
描述： IC FIFO SS 4096X36 7-5NS 144BGA
标准包装： 1
系列： 72V
功能： 异步，同步
存储容量： 147K（4K x 36）
数据速率： 133MHz
访问时间： 5ns
电源电压： 3.15 V ~ 3.45 V
工作温度： -40°C ~ 85°C
安装类型： 表面贴装
封装/外壳： 144-BGA
供应商设备封装： 144-PBGA（13x13）
包装： 托盘
其它名称： 72V3660L7-5BBI
16
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72V3640/50/60/70/80/90 3.3V HIGH DENSITY SUPERSYNC IITM 36-BIT FIFO
1,024 x 36, 2,048 x 36, 4,096 x 36, 8,192 x 36, 16,384 x 36 and 32,768 x 36
OCTOBER 22, 2008
# of Bits Used:
10 bits for the IDT72V3640
11 bits for the IDT72V3650
12 bits for the IDT72V3660
13 bits for the IDT72V3670
14 bits for the IDT72V3680
15 bits for the IDT72V3690
Note: All unused bits of the
LSB & MSB are don't care
D/Q17
D/Q0
D/Q8
EMPTY OFFSET REGISTER (PAE)
# of Bits Used
2
3
4
5
6
7
9
10
11
12
13
14
15
16
1st Parallel Offset Write/Read Cycle
2
3
4
5
6
7
8
12
13
14
15
16
17
11
Interspersed
Parity
17
10
1
8
D/Q35
D/Q19
9
D/Q17
D/Q0
D/Q8
FULL OFFSET REGISTER (PAF)
# of Bits Used
2
3
4
5
6
7
9
10
11
12
13
14
15
16
2nd Parallel Offset Write/Read Cycle
2
3
4
5
6
7
8
12
13
14
15
16
17
11
Interspersed
Parity
17
10
1
8
9
IDT72V3640/50/60/70/80/90
x36 Bus Width
D/Q35
D/Q19
D/Q17
D/Q0
D/Q16
EMPTY OFFSET (LSB) REGISTER (PAE)
Data Inputs/Outputs
# of Bits Used
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
1st Parallel Offset Write/Read Cycle
Data Inputs/Outputs
2nd Parallel Offset Write/Read Cycle
1
2
3
4
5
6
7
8
10
11
12
13
14
15
9
FULL OFFSET (LSB) REGISTER (PAF)
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
1
2
3
4
5
6
7
8
10
11
12
13
14
15
9
Non-Interspersed
Parity
Interspersed
Parity
D/Q0
D/Q8
16
D/Q17
D/Q16
IDT72V3640/50/60/70/80/90
x18 Bus Width
4667 drw07
Non-Interspersed
Parity
Non-Interspersed
Parity
D/Q8
D/Q0
EMPTY OFFSET REGISTER (PAE)
1
2
3
4
5
6
7
8
1st Parallel Offset Write/Read Cycle
2nd Parallel Offset Write/Read Cycle
D/Q8
D/Q0
EMPTY OFFSET REGISTER (PAE)
9
10
11
12
13
14
15
16
3rd Parallel Offset Write/Read Cycle
D/Q8
D/Q0
FULL OFFSET REGISTER (PAF)
1
2
3
4
5
6
7
8
4th Parallel Offset Write/Read Cycle
D/Q8
D/Q0
FULL OFFSET REGISTER (PAF)
9
10
11
12
13
14
15
IDT72V3640/50/60/70/80/90
x9 Bus Width
Figure 3. Programmable Flag Offset Programming Sequence (Continued)
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PDF描述
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