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参数资料
| 型号： | IDT72V3674L10PF8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 22/37页 |
| 文件大小： | 0K |
| 描述： | IC FIFO 16384X36 10NS 128QFP |
| 标准包装： | 1,000 |
| 系列： | 72V |
| 功能： | 异步 |
| 存储容量： | 576K（16K x 36） |
| 数据速率： | 100MHz |
| 访问时间： | 10ns |
| 电源电压： | 3.15 V ~ 3.45 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 128-LQFP |
| 供应商设备封装： | 128-TQFP（14x20） |
| 包装： | 带卷 (TR) |
| 其它名称： | 72V3674L10PF8 |
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29
COMMERCIALTEMPERATURERANGE
IDT72V3654/72V3664/72V3674 3.3V CMOS SyncBiFIFOTM WITH BUS-MATCHING
2,048 x 36 x 2, 4,096 x 36 x 2 and 8,192 x 36 x 2
NOTES:
1. tSKEW1 is the minimum time between a rising CLKA edge and a rising CLKB edge for IRB to transition HIGH in the next CLKB cycle. If the time between the rising CLKA edge and rising
CLKB edge is less than tSKEW1, then IRB may transition HIGH one CLKB cycle later than shown.
2. If Port B size is word or byte, IRB is set LOW by the last word or byte write of the long word, respectively.
Figure 21. IRB Flag Timing and First Available Write when FIFO2 is Full (FWFT Mode)
CSA
ORA
W/RA
MBA
ENA
A0-A35
CLKA
IRB
CLKB
CSB
4664 drw23
W/RB
B0-B35
MBB
ENB
12
tCLK
tCLKH
tCLKL
tENS2
tENH
tA
tSKEW1
tCLK
tCLKH
tCLKL
tWFF
tENS2
tENH
tDS
tDH
To FIFO2
Previous Word in FIFO2 Output Register
Next Word From FIFO2
FIFO2 FULL
LOW
HIGH
LOW
(1)
Write
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PDF描述 |
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参数描述 |
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| IDT72V3674L15PF8 | 功能描述:IC FIFO 16384X36 15NS 128QFP RoHS:否 类别:集成电路 (IC) >> 逻辑 - FIFO 系列:72V 标准包装:15 系列:74F 功能:异步 存储容量:256（64 x 4） 数据速率:- 访问时间:- 电源电压:4.5 V ~ 5.5 V 工作温度:0°C ~ 70°C 安装类型:通孔 封装/外壳:24-DIP（0.300"，7.62mm） 供应商设备封装:24-PDIP 包装:管件 其它名称:74F433 |
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