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参数资料
| 型号： | IDT72V821L15TF8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 2/16页 |
| 文件大小： | 0K |
| 描述： | IC FIFO SYNC 512X9X2 15NS 64QFP |
| 标准包装： | 1,250 |
| 系列： | 72V |
| 功能： | 异步 |
| 存储容量： | 9.2K（512 x 18） |
| 数据速率： | 67MHz |
| 访问时间： | 15ns |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-TQFP（10x10） |
| 包装： | 带卷 (TR) |
| 其它名称： | 72V821L15TF8 |
10
IDT72V801/72V8211/72V821/72V831/72V841/72V851 3.3V DUAL CMOS SyncFIFOTM
DUAL 256 x 9, DUAL 512 x 9, DUAL 1K x 9, DUAL 2K x 9, DUAL 4K x 9, DUAL 8K x 9
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
OCTOBER 22, 2008
Figure 6. Read Cycle Timing
NOTE:
1. When tSKEW1
≥ minimum specification, tFRL = tCLK + tSKEW1
When tSKEW1 < minimum specification, tFRL = 2tCLK + tSKEW1 or tCLK + tSKEW1
The Latency Timings apply only at the Empty Boundary (
EFA, EFB = LOW).
Figure 7. First Data Word Latency Timing
NOTE:
1. tSKEW1 is the minimum time between a rising WCLKA (WCLKB) edge and a rising RCLKA (RCLKB) edge for
EFA (EFB) to change during the current clock cycle. If the time
between the rising edge of RCLKA (RCLKB) and the rising edge of WCLKA (WCLKB) is less than tSKEW1, then
EFA (EFB) may not change state until the next RCLKA (RCLKB)
edge.
tENH
tENS
NO OPERATION
tOLZ
VALID DATA
tSKEW1
(1)
tCLK
tCLKH
tCLKL
tREF
tA
tOE
tOHZ
RCLKA (RCLKB)
RENA1, RENA2
(RENB1, RENB2)
EFA (EFB)
QA0 - QA8
(QB0 - QB8)
OEA (OEB)
WCLKA, WCLKB
WENA1 (WENB1)
WENA2 (WENB2)
4093 drw 08
tDS
D0 (First Valid
tSKEW1
D0
D1
D3
D2
D1
tENS
tFRL(1)
tREF
tA
tOLZ
tOE
tA
WCLKA
(WCLKB)
DA0 - DA8
(DB0 - DB8)
WENA2 (WENB2)
(If Applicable)
RCLKA
(RCLKB)
EFA (EFB)
RENA1, RENA2
(RENB1, RENB2)
QA0 - QA8
(QB0 - QB8)
OEA (OEB)
WENA1
(WENB1)
4093 drw 09
tENS
相关PDF资料 |
PDF描述 |
|---|---|
| IDT72V815L15PF8 | IC FIFO SYNC 512X18 15NS 128QFP |
| IDT72815LB15PF8 | IC FIFO SYNC DUAL 512X18 128TQFP |
| VI-BNR-IV-F3 | CONVERTER MOD DC/DC 7.5V 150W |
| VI-B5Z-MY | CONVERTER MOD DC/DC 2V 20W |
| VI-BNR-IV-F2 | CONVERTER MOD DC/DC 7.5V 150W |
相关代理商/技术参数 |
参数描述 |
|---|---|
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