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参数资料
| 型号： | IDT74ALVCH16269PF8 |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 总线收发器 |
| 英文描述： | ALVC/VCX/A SERIES, DUAL 12-BIT EXCHANGER, TRUE OUTPUT, PDSO56 |
| 封装： | 0.40 MM PITCH, TVSOP-56 |
| 文件页数： | 5/7页 |
| 文件大小： | 78K |
| 代理商： | IDT74ALVCH16269PF8 |
INDUSTRIALTEMPERATURERANGE
IDT74ALVCH16269
3.3VCMOS12-BITTO24-BITREGISTEREDBUSEXCHANGER
5
NOTES:
1. See TEST CIRCUITS AND WAVEFORMS. TA = – 40°C to + 85°C.
2. Skew between any two outputs of the same package and switching in the same direction.
SWITCHING CHARACTERISTICS(1)
VCC = 2.5V ± 0.2V
VCC = 2.7V
VCC = 3.3V ± 0.3V
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
fMAX
135
—
135
—
135
—
MHz
tPLH
PropagationDelay
1
8.2
—
7.3
1
6.2
ns
tPHL
CLK to Bx
tPLH
PropagationDelay
1
6.4
—
5.8
1
5
ns
tPHL
CLK to Ax
tPZH
OutputEnableTime
1
7.9
—
6.7
1
6.1
ns
tPZL
Synchronous OEB: CLK to xBx
tPZH
OutputEnableTime
1
7.6
—
6.2
1
5.9
ns
tPZL
Synchronous OEA: CLK to Ax
tPHZ
OutputDisableTime
1
8.1
—
6.9
1
6.1
ns
tPLZ
Synchronous OEB: CLK to xBx
tPHZ
OutputDisableTime
1
7.5
—
6.8
1
5.6
ns
tPLZ
Synchronous OEA: CLK to Ax
tSU
Set-up Time, Ax data before CLK
↑
2
—
2
—
1.7
—
ns
tSU
Set-up Time, Bx data before CLK
↑
2.2
—
2.1
—
1.8
—
ns
tSU
Set-up Time, SEL before CLK
↑
1.6
—
1.6
—
1.3
—
ns
tSU
Set-up Time, CLKENA1 or CLKENA2 before CLK
↑
1
—
1.2
—
0.9
—
ns
tSU
Set-up Time, OE before CLK
↑
1.5
—
1.6
—
1.3
—
ns
tH
Hold Time, Ax data after CLK
↑
0.7
—
0.6
—
0.6
—
ns
tH
Hold Time, Bx data after CLK
↑
0.7
—
0.6
—
0.6
—
ns
tH
Hold Time, SEL after CLK
↑
1.1
—
0.7
—
0.7
—
ns
tH
Hold Time, CLKENA1 or CLKENA2 after CLK
↑
1
—
0.8
—
1.1
—
ns
tH
Hold Time, OE after CLK
↑
0.8
—
0.8
—
0.8
—
ns
tW
Pulse Width, CLK HIGH or LOW
3.3
—
3.3
—
3.3
—
ns
tSK(O)
OutputSkew(2)
——
—
500
ps
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PDF描述 |
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