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参数资料
| 型号： | IDT74ALVCH32244BFG8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 6/7页 |
| 文件大小： | 0K |
| 描述： | IC BUFF DVR TRI-ST 32BIT 96LFBGA |
| 标准包装： | 3,000 |
| 系列： | 74ALVCH |
| 逻辑类型： | 缓冲器/线路驱动器，非反相 |
| 元件数： | 8 |
| 每个元件的位元数： | 4 |
| 输出电流高，低： | 24mA，24mA |
| 电源电压： | 2.3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 96-LFBGA |
| 供应商设备封装： | 96-CABGA（13.5x5.5） |
| 包装： | 带卷 (TR) |
| 其它名称： | 74ALVCH32244BFG8 |
INDUSTRIALTEMPERATURERANGE
6
IDT74ALVCH32244
3.3VCMOS32-BITBUFFER/DRIVERWITH3-STATEOUTPUTS
VCC
Pulse
D U T
VIN
VOU
(1, 2)
TEST CIRCUITS AND WAVEFORMS
Propagation Delay
Test Circuit for All Outputs
Enable and Disable Times
Set-up, Hold, and Release Times
NOTES:
1.
For tSK(o) OUTPUT1 and OUTPUT2 are any two outputs.
2.
For tSK(b) OUTPUT1 and OUTPUT2 are in the same bank.
DEFINITIONS:
CL = Load capacitance: includes jig and probe capacitance.
RT = Termination resistance: should be equal to ZOUT of the Pulse Generator.
NOTES:
1. Pulse Generator for All Pulses: Rate
≤ 1.0MHz; tF ≤ 2.5ns; tR ≤ 2.5ns.
2. Pulse Generator for All Pulses: Rate
≤ 1.0MHz; tF ≤ 2ns; tR ≤ 2ns.
Output Skew - tSK(X)
Pulse Width
NOTE:
1. Diagram shown for input Control Enable-LOW and input Control Disable-HIGH.
Symbol
VCC
(1)= 3.3V±0.3V VCC(1)=2.7V
VCC
(2)= 2.5V±0.2V
Unit
VLOAD
6
2 x Vcc
V
VIH
2.7
Vcc
V
VT
1.5
Vcc / 2
V
VLZ
300
150
mV
VHZ
300
150
mV
CL
50
30
pF
TEST CONDITIONS
SWITCH POSITION
Test
Switch
Open Drain
Disable Low
VLOAD
Enable Low
Disable High
GND
Enable High
All Other Tests
Open
相关PDF资料 |
PDF描述 |
|---|---|
| IDT74ALVCH32244BF8 | IC BUFF DVR TRI-ST 32BIT 96LFBGA |
| 74LVCH16244AEV,151 | IC BUFF DVR TRI-ST 16BIT 56VFBGA |
| 74ALVT16827DL,518 | IC BUFF DVR TRI-ST 20BIT 56SSOP |
| 74ALVT16827DL,512 | IC BUFF DVR TRI-ST 20BIT 56SSOP |
| SQE48T10120-PDA0G | DC/DC EIGHTH BRICK |
相关代理商/技术参数 |
参数描述 |
|---|---|
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