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参数资料
| 型号： | IDT82P2282PK |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 数字传输电路 |
| 英文描述： | Dual T1/E1/J1 Long Haul / Short Haul Transceiver |
| 中文描述： | DATACOM, PCM TRANSCEIVER, PQFP100 |
| 封装： | TQFP-100 |
| 文件页数： | 88/375页 |
| 文件大小： | 2430K |
| 代理商： | IDT82P2282PK |
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IDT82P2281
SINGLE T1/E1/J1 LONG HAUL / SHORT HAUL TRANSCEIVER
77
October 7, 2003
3.21
TRANSMIT BUFFER
Transmit Buffer can be used in the circumstances that backplane
timing is different from the line side timing in Transmit Slave mode.
The function of timing option is also integrated in this block. The
source of the transmit clock can be selected in the recovered clock from
the line side, the processed clock from the backplane or the master
clock generated by the clock generator.
In Transmit Master mode, the Transmit Buffer is bypassed automat-
ically. The source of the transmit clock can be selected between the
recovered clock from the line side and the master clock generated by
the internal clock generator (1.544 MHz in T1/J1 mode or 2.048 MHz in
E1 mode). The selection is made by the XTS bit.
In Transmit Clock Slave T1/J1 mode E1 rate, for the backplane tim-
ing is 2.048 MHz from backplane and the line timing is 1.544 MHz from
the internal clock generator, the Transmit Buffer is selected automati-
cally to absorb high frequency mapping jitter due to the E1 to T1/J1
mapping scheme. In this case, 1.544 MHz must be locked to 2.048 MHz
by PLL of the internal clock generator. The XTS bit in the Transmit Tim-
ing Option register does not take effect.
In other Transmit Clock Slave modes, whether the Transmit Buffer
is bypassed and the source of the transmit clock selection are selected
by the XTS bit. When the XTS bit is set to ‘1’, line side timing is from
internal clock generator, but backplane timing is from backplane, so the
Transmit Buffer is selected to accommodate the different clocks. If these
two clocks are not locked, an internal slip will occur in the Transmit
Buffer. The source of the transmit clock is from the master clock gener-
ated by the internal clock generator (1.544 MHz in T1/J1 mode or 2.048
MHz in E1 mode). When the XTS bit is set to ‘0’, the line side timing is
also from the backplane timing, so the Transmit Buffer is bypassed. The
source of the transmit clock is from the processed clock from the back-
plane.
In Transmit Multiplexed mode, whether the Transmit Buffer is
bypassed and the source of the transmit clock selection are the same as
that described in other Transmit Clock Slave modes.
In most applications of Transmit Clock Slave mode, the XTS bit can
be set to ‘0’ to bypass the Transmit Buffer (The Transmit Buffer is
selected automatically in T1/J1 mode E1 rate).
3.22
ENCODER
3.22.1
LINE CODE RULE
3.22.1.1
T1/J1 Mode
In T1/J1 mode, the B8ZS line code rule or the AMI line code rule
can be selected by the T_MD bit.
3.22.1.2
E1 Mode
In E1 mode, the HDB3 line code rule or the AMI line code rule can
be selected by the T_MD bit.
3.22.2
BPV ERROR INSERTION
For test purpose, a BPV error can be inserted to the data stream to
be transmitted by a transition from ‘0’ to ‘1’ on the BPV_INS bit.
3.22.3
ALL ‘ONE’S INSERTION
When the LOS is detected in the receive path, all ‘One’s will be
inserted automatically to the data stream to be transmitted by setting the
ATAO bit.
Table 57: Related Bit / Register In Chapter 3.20.6, Chapter 3.20.7 &
Chapter 3.21
Bit
Register
Address (Hex)
TAIS
TXDIS
COFAEN
XTS
FGEN Maintenance 1
06C
Transmit Timing Option
070
Table 58: Related Bit / Register In Chapter 3.22
Bit
Register
Address (Hex)
T_MD
BPV_INS
ATAO
Transmit Configuration 0
Maintenance Function Control 2
Maintenance Function Control 1
022
031
02C
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PDF描述 |
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参数描述 |
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